概述

MIPI® SPMIsm 验证 IP，用于您的 IP、系统级芯片和系统级设计测试。

Cadence 为 MIPI® SPMIsm（系统电源管理接口）协议提供了一个成熟而全面的验证 IP (VIP)。Cadence® SPMI 验证 IP 整合了最新的协议更新，提供了完整的总线功能模型 (BFM)，并集成了自动协议检查和覆盖率模型。SPMI VIP 可以轻松集成在 IP、系统级芯片 (SoC) 和系统层面的仿真平台中，帮助您减少测试时间，加速验证收敛，并确保最终产品的质量。该 VIP 可在所有主流的仿真器上运行，支持 SystemVerilog 语言，以及相关的方法学，包括通用验证方法学 (UVM) 和开放验证方法学 (OVM)。

支持的规范：面向 SPMI v1.0 和 v2.0 的 MIPI 规范。

MIPI SPMI 图

产品优势

  • 支持 SystemVerilog、UVM、OVM、e 和 SystemC 的仿真平台语言接口
  • 通过预定义的错误注入生成随机约束总线流量
  • 在多个队列点进行回调访问，以便进行数据比对和数据操作
  • 创建数据包跟踪记录，便于调试
  • 动态激活，以便在运行时将 VIP 设为主动/被动
  • 在 SystemVerilog 中提供广泛的覆盖率

主要功能

下表列出了 VIP 中实现的规范的一些重要功能：

功能名称

描述

拓扑结构
  • 多个从属拓扑结构和多个主拓扑结构

时钟
  • 高速和低速设备类

主连接
  • 通过检测 SSC、总线空闲、总线仲裁实现主连接

主仲裁
  • 主要优先级和次要仲裁请求

从属类型
  • RCS 和 NRCS 从属

Sl 仲裁
  • 支持 A 位和 SR 位从属仲裁请求

数据包生成
  • 命令、地址、数据、无响应帧、SPMI 命令

设备地址类型
  • 支持 MID、GSID、USID 设备地址

ACK/NACK
  • 按照 2.0 版规范的 ACK/NACK 机制

仲裁生成
  • 可以生成同步仲裁请求场景

错误注入
  • 注入/检测错误，例如不同仲裁级别的奇偶校验错误/噪声尖峰

SSC
  • 生成和检测 SSC（序列开始条件）

事件通知
  • 仲裁赢/输、错误检测、命令/数据/地址帧发送、从属 A/SR 位资格状态

仿真测试集合

具有覆盖模型的综合测试集合，可实现简单快速的设计和初始环境搭建（bring-up）。

RapidCheck Test Suite

Master Your Tools

Tutorials, Documentation, and Local Experts

Cadence Online Support

Increase your efficiency in using Cadence Verification IP with online trainings, VIP Portal, application notes, and troubleshooting articles

Learn More
Related Products
System VIP
Design IP
Xcelium Logic Simulation
Palladium Emulation