Power User’s Voice
壁を破壊せよ!FinFET対応の設計フロー、回路設計とレイアウト設計との融合
先端テクノロジで主流となっているFinFET デバイスは、高出力、低リーク電流が利点ですが、その構造上の理由から、デバイスの配置が一方向のみで、回転できない上に、多くのデザインルールによる制約のため、セルの配置場所においても多くの制限を受けます。レイアウト設計は、過去のテクノロジには存在しなかった、多くの条件を満たさなければならず、設計者にとって非常に時間のかかる作業となってしまいます。
これらの難題に対して、実際に数多くの設計環境の構築を手掛けられた実績をお持ちの、東芝メモリ株式会社、システム技術開発センター、システム技術開発第二部、参事の小田様に、FinFETデバイスに対する環境構築の取り組みと、東芝メモリ様でのソリューション、そして、今後の課題についてのお話を伺いました。
小田 和宏氏 プロフィール: 東芝メモリの高速I/F開発部門のEDA環境構築を手掛け、数多くのテクノロジ用設計環境を構築。 実際の製品設計にて真価を発揮する本当の意味での使いやすさを追求し、 |
―16nm, 14nm以降のテクノロジでは、FinFET が主流のデバイス構造となりましたが、FinFET テクノロジを使用してから、御社の設計現場はどのように変わりましたか?
小田氏:FinFETデバイスを搭載したテクノロジを使用し始めてからも、Front-End (Schematic Design)については、基本的に変更はありませんでした。確かに、Advanced Nodeになってから手間が増えたのは事実なのですが、その分、素子のパフォーマンスが向上しているので、この部分で、大きな問題は生じていません。他のプロセステクノロジと同様に、比較的容易に設計できたように思います。
しかし、Back-End デザイン(レイアウト作成)には多くの問題が生じ、完成までに、苦労を要しました。従来のようにレイアウトだけで閉じて対応するのは、困難や限界があると感じました。
―例えば、どんな問題があったのでしょうか?
小田氏:デザインルールの複雑化が、レイアウトの作成時、設計効率に影響を及ぼしました。
FinFETデバイスでは、デバイスのサイズが、Finの数によって段階的にしか変更できず、デバイスの長さ(L)と幅(W)に関して、ばらばらな値を用いて回路を描いてしまうと、レイアウト時にこれらのセルの配置に大きな労力が必要になってしまいます。アバットメントが難しくなったり、場合によっては、デザインルールの影響で、S/D領域をシェアできなくなったりしてしまいます。Modgenでも、LやWがばらばらだと制御しづらいという問題もあり、完成したレイアウトの均一性や、Layout Dependent Effect (LDE)の観点からも、アドバンテージが得られませんでした。結果として、Dummy 素子を多数配置し、レイアウトサイズが大きくなり、最終的な設計工数も増加してしまったという経験があります。
―FinFETデバイスを実装したテクノロジでは、PolyやFinが一直線上に並んでいなければならず、デバイスが配置できる場所に多くの制限がありますね。ほとんど、置ける場所が無くなってしまった、と言ったほうが良いかもしれません。確かにこれらは、FinFET構造以外のデバイスでは考慮する必要のなかった制約です。ご指摘になった問題点はどのように解決されたのですか?
小田氏:デザイン中の各モジュールの仕様をあらかじめ指定し、回路設計の段階で、デバイスのLとWを固定して使用するというガイドラインを設けました。こうすることで、レイアウト時にLとWがばらつくことによるレイアウトの難しさを解消することができました。具体的には、Lは2種類、そして、Wは1種類に統一しました。そして、Skillユーティリティにより、デバイスのサイズのチェックを行いました。この結果、アバットメントが容易に行え、レイアウト作業の簡略化を実現することができました。
―スペースや、グリッドといった物理的なPhysical Designルールの他に、何か、先端テクノロジであるが故に、留意しなければならなかったことがありますか?
小田氏:はい。FinFET デバイスは、ゲートが囲い込むように形成されているので、単位エリア当たりのデバイスの出力が大きくなり、ソース、ドレインのピンに流れる電流が増加します。大きな電流が流せるようになったことはよいことなのですが、これにより、あまり従来のプレーナー型のMOSFETでは注意する必要のなかったElectro-Migration (EM) や、Self-Heating-Effect (SHE)の問題がデバイス回りで頻繁に起こってしまうわけです。
―つまり、配線時、従来のテクノロジではあまり考慮する必要のなかった問題に遭遇する機会が多くなったということですね。
小田氏:はい、そうです。しかしながら、弊社では、これらの問題については、あらかじめ、検討段階で、十分そのリスクを予測できていました。設計時に、ガイドラインと、内製のユーティリティプログラムによる、デザインチェックで、レイアウト設計時の不要な繰り返しを避けることができました。
―驚きました。FinFETデバイスを搭載した先端テクノロジでは、EMやSHEの問題が、デザイン収束の妨げになることを、巷でよく耳にします。御社では、既に、ガイドラインとユーティリティプログラムを用いて、これらの問題を予測し、回避するためのフローを、確立されていたのですね。素晴らしいです。それでは、御社で開発されたフローを用いた上で、更に、持ち上がった課題等がありましたか?もしあれば、お教えください。
小田氏:そうですね。このフローにおいて、明るみに出た課題としては、Parasitic(寄生容量、抵抗)をどう扱うかということです。これまでのプロジェクトでは、寄生容量、抵抗の値を見積もって、回路シミュレーションをするよう、回路設計者に指示を出していました。つまり、回路設計段階で、あらかじめ各配線に流れる電流を、EM, SHEを満たすことのできる範囲に制限することで対策しようとしたわけです。そして、Spectreを用いて、電流値を確認した後、レイアウト側にデータを渡しました。こうすることで、レイアウト設計が比較的容易に行えました。しかし、やはりこれは、完璧なソリューションではありませんでした。
実際に起こった問題としては、各エンジニアの技術的なスキルや、デザインスタイルの違いが影響して、寄生容量、抵抗の見積もりに、整合性が取れていませんでしたし、デザイン全体での電流値のチェックは、この方法だけでは不十分であると言わざるを得ませんでした。
―なるほど、各エンジニアによって、寄生容量、抵抗に対するさじ加減に変化がある事はうなずけます。これらの判断にバイアスがかからない一定の基準が必要になるわけですね。
それでは、それらを踏まえた上で、これからの先端テクノロジでの設計において、考えられる課題としては何があるとお考えですか?
小田氏:微細化に伴い、ますます配線によるディレイが無視できなくなってきたことについて話しておかなければなりません。各配線の寄生容量、抵抗を考慮せずに回路設計をしてしまうと、高速な動作を要求される回路や高周波回路では、どうしても、レイアウト後に修正が必要になってしまいます。この修正作業を最小限にするために、Parasitic Aware Design (PAD)と、EADによるフローが必須になるであろうと実感しています。
特に、Post Layout Simulation を行う前に、現在の配線後のレイアウトが、要求するスペックを満たしているかどうかの大体の見積もりが立てられる様な機能があると、非常に有効であると思います。
―興味深いご意見です。もう少し、具体的に教えていただけませんか?
小田氏:回路設計時に見積もった寄生容量、抵抗を制約条件(コンストレインツ)とPADによって得た寄生容量、抵抗値との値の比較機能や、回路図上で、容量、抵抗の見積もりが付加されていることが、一目で確認できる機能、そして最後に、EADの機能を用いて、配線を実行する前に、配線後の寄生容量や、抵抗を見積もる機能があると便利です。
―参考になります。ICADVM18.1では、Simulation Driven Routing (SDR)という機能が実装されており、これは、電流値、抵抗値をインタラクティブに確認しながら、配線を行うことが可能になっています。是非、この次のプロジェクトで、ご使用になってみてください。
―ところで、もう一つ伺いたいことがあります。配線レイヤについてですが、10nm、7nmといった世代からのテクノロジから、新たにSelf-Aligned Double Patterning (SADP)を採用しているファウンダリが多数存在します。このSADPテクノロジでは、基本的に配線を「曲げる」ことができません。これらのテクノロジを扱う際に、留意される事としては、どのような事がありますでしょうか?
小田氏:Width Spacing Pattern (WSP) を使用して、あらかじめ、配線グリッドを定義して、絶対にOff-grid にならないような工夫をする事が、効率をアップさせるキーであると考えています。当然ですが、デザインルールに違反しない配線グリッドを定義することで、配線後のデザインルールエラーの解消のための時間を短縮し、設計効率をアップさせることが可能になります。発生したエラーを素早く修正する事から、エラーを起こさせないシステム作りへの移行が重要であると考えています。
[まとめ]
Turn-around-Time(TAT)の短縮には、如何にして、早期にデザイン中に潜む問題をキャッチし、修正できるかということが、重要なポイントとなる。デザイン中の全ての問題は、いずれ解決しなければならない。だとしたら、先延ばしにせず、さっさと修正してしまう方が設計期間の短縮に効果が上がる事は言うまでもないことである。しかし、今回、小田氏が提言することは、更にその一歩先を行く、「エラーを起こすことのできない様な、環境作り。」つまりデザインのエラーフリーでの実現。これが完璧に実現できた時こそ、真の設計効率や生産性の向上が、実現できたといえるのであろう。これらを踏まえ、最後に、FinFETデバイスを実装したテクノロジを使用する際の設計フローについて質問を投げかけてみた。
―FinFETデバイスを実装したテクノロジを使用する際、デザインフロー全体を通して、どういった課題があるとお感じになりましたか?
小田氏:FinFETというよりも、先端テクノロジでの設計作業の全般について言えることですが、もはや、回路設計とレイアウト設計を切り離して考えることはできません。回路設計者(フロントエンドエンジニア)と、レイアウト設計者(バックエンドエンジニア)が、綿密な連絡を取り合って、デザインを仕上げていかなければなりません。しかし、これが、なかなか難しい。だからこそ、しっかりとしたガイドラインを設けること、そして、回路設計で必須となる要求事項を制約条件として保存し、レイアウト設計者に渡す仕組み(Constraints Driven Layout)が必要不可欠です。
総じて、回路設計時にレイアウトを意識して設計しないと、設計作業全体の効率化の実現は、難しいと感じます。
―最後に、ケイデンスへのコメントがあれば、お教えください。
小田氏:私が、常々、ケイデンスに「希望すること」として話していることは、「設計者の立場に立ったツールを開発して欲しい。」ということです。厳しいことを言うようですが、既存のケイデンスの設計環境は、我々、ユーザーが、日々感じている効率化、生産性の向上が、最適な形で実現されていないケースがあります。まだ、これらの開発環境には、効率化やエンハンスの余地が残されていると思います。
そして、ケイデンスに決して忘れて欲しくないことは、我々ユーザーのツールを導入する本来の目的が、「開発フローの自動化の実現」にあるという事です。テクノロジが多様化する今日、これが如何に難しい課題であるかは、十分理解できますが、だからこそ、ケイデンスには、本当の意味で「実作業で役に立つ」自動化ツールの開発に、努力し続けて行って欲しいと願っています。
今後、ケイデンスには、実際に設計を行っているエンジニアが、「なるほど、こんな機能が欲しかった!」と驚きの声が上がるようなツールを開発してくれる事を望みます。期待しています。
―貴重なご意見をありがとうございます。我々、ケイデンスも、ユーザーの方々が求められている機能について、日々、半導体ファウンダリや、パートナー様等から、情報を収集し、開発に反映させております。「より優れた設計者の立場に立ったツールの開発」を行うためにも、今後とも、いろいろと、ご指導ください。
今日は、お忙しい中、ありがとうございました。
小田氏:こちらこそ、どうもありがとうございました。
記事/聞き手: 米国ケイデンス・デザイン・システムズ社 石川 浩
この記事に関する問い合せ先:
コーポレート・マーケティング部
E-mail:cdsj_info@cadence.com
Latest Issue
Archive
2023 Issues
2022 Issues
2021 Issues
2020 Issues