3D-IC 技术

什么是 3D-IC？

三维集成电路 (3D-IC) 是一种用于半导体封装的芯片堆叠技术，为半导体行业带来了新的效率、功率、性能和外形尺寸优势。3D-IC 电路是在单个封装上通过晶圆彼此堆叠或芯片与晶圆堆叠而成，各层之间通过硅通孔 (TSV) 实现互连。

3D-IC 将更先进的功能封装在较小的外形尺寸内，同时能够提高性能和降低成本，有望实现“超越摩尔定律”的集成。3D-IC 封装可容纳多个异构裸片，如逻辑、存储器、模拟、射频和微机电系统 (MEMS)。其中，高速逻辑可以采用先进制程节点，而模拟逻辑可以采用较早的制程节点。这为系统级芯片(SoC) 集成提供了一个替代方案，使得开发人员不必为了在单个封装中集成更多功能而不得不采用成本昂贵的新的制程节点。

 

3D-IC 的优势

系统级芯片 (SoC) 可将更多功能打包在一个芯片上SoC通常包括一个处理器、数字逻辑部分、存储器部分和模拟部分，以及嵌入式软件部分。一些 SoC 拥有数以亿计的逻辑门，同时追求千兆赫兹的速度。目前，SoC 设计的最大顾虑是开发成本不断增加。此外，漫长的开发周期也会增加额外的成本支出。

多年来，逐渐发展起来的两种封装方式分别是堆叠封装（package-in-package，PiP）和层叠封装（package-on-package，PoP）。在 PiP 封装中，几个小型系统级封装 (SiP) 安装在一个大型系统级封装内。而在 PoP 封装中，一个系统级封装安装在另一个系统级封装之上。PiP 和 PoP 都可被归类为 3D-IC，但它们都不能提供使用TSV的真正的 3D-IC 所具备的性能、功耗、密度和外形尺寸。

过去硅裸片一直使用传统的引线键合或倒装芯片技术连接到 SiP 基板上。如今，通过无源或有源的硅基板，则能提供更高密度的裸片到裸片的互连，从而提高性能并降低功耗。硅基板还包括 TSV，将上层金属层连接到背面金属层。有时这种技术被称为 2.5D 堆叠。

带 TSV 的3D-IC 有望在网络、图形、移动通信和计算等领域产生广泛影响，对于需要小型化、轻量化、低功耗器件的应用而言更是如此。具体的应用领域包括多核 CPU、GPU、数据包缓冲器/路由器、智能手机、平板电脑、笔记本电脑、相机、DVD 播放器和机顶盒。

带 TSV 的3D-IC 是半导体行业的一个重要的新趋势。有了不同制程节点的芯片堆叠选项，包括模拟和射频在内的系统组件得以打破单一制程节点的限制。与传统的 SoC 相比，3D-IC 的优势可以概括为以下几点：

• 可以降低成本，因为并非所有功能（包括模拟和存储器）都需要迁移到先进制程节点。
• 更容易满足高速互连和带宽要求，帮助先进存储器技术达到 100Gbps的速度。
• 3D-IC 支持更小的尺寸，可以节省电路板和终端产品的空间，是迷你型移动设备的理想选择。
• 3D-IC 可以降低功耗，因为不再需要大型驱动器。3D 堆叠可以使用小型 I/O 驱动器，功耗更低。此外，减少电阻-电感-电容 (RLC)寄生参数 也有助于进一步降低功耗
• 减少了跨封装之间的互连，可以实现更快的性能和更好的功耗表现。
• 凭借模块化、允许“裸片复用”、以及将模拟/射频部分保留在成熟制程节点上的能力，可以缩短产品上市时间。
• 新兴技术，如光芯片或 MEMS，可以集成到 3D 堆叠中。

与引线键合的 SiP 相比，TSV 的 RLC 寄生效应更少、性能更高、功耗更低，并能实现更紧凑的设计。相比硅基板的方法，垂直 3D 裸片堆叠可以提供更高的集成度、更小的外形尺寸和更快的设计周期。但是 3D 堆叠也带来了其他挑战，包括散热、时序和电源管理问题。

虽然从设计或工艺的角度来看，没有什么重大阻碍，但要吸引主流用户开始 3D-IC 量产，依然任重而道远。在系统级探索、3D 布局规划、实现、数据提取/分析、测试和 IC/封装协同设计等领域需要具备新的能力。为了实现质量最佳、满足工期要求、具有成本效益的设计，3D-IC 硅片实现流程需要支持统一的设计意图、抽象化以及与物理和制造数据的融合。必须建立一个定义明确的，涵盖晶圆代工厂、IP 供应商、EDA 和 OSAT封测厂商的生态系统，并提供设计工具包和参考流程。

通过 Cadence 实现 3D-IC 设计

具有成本效益的 3D-IC 设计需要三个领域的协同设计——芯片、封装和电路板。凭借模拟设计、数字实现、封装和PCB 设计工具的全方位产品组合，Cadence 具备独特的优势，能够支持 3D-IC 革新，并提供所需的功能，助力实现具有成本效益的带有 TSV的3D-IC 设计。

Cadence 3D-IC 解决方案将 3D 设计规划、实现和系统分析集成到一个统一的管理界面中，旨在满足数字 SoC、模拟/混合信号设计和整个系统的 3D-IC 设计要求。它能够利用硬件仿真、原型验证以及基于 chipset 的互联 PHY IP，进行软硬件协同验证和全系统功耗分析，针对延迟、带宽和功耗进行功耗、性能和面积 (PPA) 优化。该解决方案还提供定制模拟设计和电路板设计、集成电路 (IC) 签核寄生参数提取、静态时序分析 (STA) ，以及信号与电源完整性 (SI/PI)、电磁干扰 (EMI) 和热分析的签核和协同设计能力。

Cadence Integrity 3D-IC 平台是大容量、统一的设计和分析平台，用于设计多个芯片。该平台建立在 Cadence 领先的数字实现解决方案——Innovus Implementation System的基础上，允许系统级设计人员为各种封装方式（2.5D 或 3D）规划、实现和分析任何类型的堆叠芯片系统。Integrity 3D-IC 是业界首个集成的系统和 SoC 级解决方案，能够与 Cadence 的 Virtuoso 和 Allegro 模拟与封装实现环境进行系统分析和协同设计。