主な利点
シリコンの品質向上
マルチCPUに対応し、高度かつDPT（Double Patterning Technology）を考慮する統合エンジンによりデジタルおよびカスタムデザインのインプリメンテーション、解析、検証をサポート
生産性向上
大規模、低消費電力、ミックスシグナルデザインに対応する設計の自動化により、検証およびDFMの問題を未然に防止
量産化を加速
設計フロー内の繰り返しを減らし、シリコン開発のやり直しを防御
歩留まりの管理
ばらつきを考慮したインデザインサインオフ検証および統合DFMフローによりインターコネクトを最適化
ケイデンスのソリューション
Innovus™が提供するデジタルインプリメンテーション技術とVirtuoso®が提供するカスタムインプリメンテーション技術を横断する包括的かつ一貫した設計収束フローを活用し、DFM（Design For Manufacturing）やばらつきの影響に対して早期に対処します。DPT（Double Patterning Technology）フローとモデルベースDFM、IRドロップ解析、タイミング・パワー解析、検証テクノロジを統合した包括的なPrevent-Validate-Finalizeフローにより、ケイデンスのソリューションは大規模なデザインに対応し、従来のデザインクロージャー手法に比べて生産性を大幅に向上させることが可能です。
Custom/Analog Advanced Node
先端プロセスノードで開発するカスタム/アナログ設計者にとって、消費電力や性能に関する課題に加え、製造やばらつきに関する複雑な相互依存性が課題になっています。ケイデンスの Virtuoso advanced-node platformは、設計者が先端プロセスノードのシリコン性能を最大限に活用することを可能にする様々な革新的な機能を備えています。
Virtuoso advanced-node platformは、これらの課題に対応するために個々のポイント・ツールを改善し、また、先端プロセスノードで効率的に設計するために不可欠な、高速レイアウトプロトタイピング、インデザインサインオフ検証、回路設計者とレイアウト設計者の密接な連携を可能にする新しい設計メソドロジーを提供します。
先端プロセスノード向けデジタル設計ソリューション
先進の FinFET デバイスや FD-SOI テクノロジにおけるプレーナーデバイスは、電力、性能、面積（PPA）を向上させますが、設計上の新たな課題も生じます。ケイデンスは、デザイン生成、インプリメンテーション、サインオフ検証の各段階でこれらの課題に対処するため、革新的なデジタル設計フルフローを開発しました。
ケイデンスのデジタル設計フルフローとサインオフ検証ツールは、今日のFinFET や先端プロセスノードの FD-SOI デザインの特殊な要件をすべて処理し、サポートすることが可能です。これらのツールにより、リソグラフィーのホットスポット、ランダム欠陥、オンチップばらつき、および化学的機械的研磨（CMP）の問題を防止し、修正します。ルールベールおよび（ファウンドリのプロセス・シミュレーションとの相関性について事前検証された）モデルベースのインデザイン解析をサポートするケイデンスInnovus™ Implementation Systemにより、リスクを事前に最小限に抑え、予期せぬデザインのやり直しや設計後期段階における反復を防止します。
IPポートフォリオ
先端プロセスノード上でのシリコン開発の成功に向けて、ケイデンスは、お客様が適切なIPソリューションを選択し、SoC設計においてその価値を最大限に発揮できるよう支援します。ケイデンスのIPソリューションは、高品質なポートフォリオ、オープンなプラットフォーム、強固なエコシステムなどの利点を兼ね備えています。
ケイデンスのIPポートフォリオには、シリコン実証済みのTensilica® IP、アナログPHYインタフェース、インタフェース規格対応IP、検証IP（VIP）などのソリューション、さらに現在および将来の業界標準に対するカスタマイズ・サービスなどが含まれています。