开发工具链

Cadence® Tensilica® 技术支持配置和定制 Tensilica 处理器和 DSP，以满足特定的应用需求。这带来了差异化的节能硬件，可实现性能的显著提升。Tensilica 的技术还包括通过强大的 Xtensa® Xplorer™ 集成开发环境 (IDE) 提供的先进开发工具。Xplorer IDE 具有完善的图形用户界面 (GUI)，非常易于使用。

借助 Xplorer IDE，设计人员可以使用 Tensilica Xtensa Processor Developer’s Toolkit (PDK) 来定制处理器，或者使用 Xtensa Software Developer’s Toolkit (SDK) 来进行系统设计和软件开发。Xtensa SDK 是一个综合性的工具包，包括用于特定处理器配置的编译器、链接器、汇编器和调试器，以及代码分析、系统建模等等。

  • 拥有完善 GUI 的 Xplorer IDE
  • 强大的 Xtensa LLVM C/C++ 编译器 (XT-CLANG)
  • 流水线建模、周期精确的指令集模拟器 (ISS)，带有 TurboXim 快速功能模式
  • GNU 分析器、链接器、调试器、汇编器和实用程序
  • 多处理器子系统仿真、调试、分析和内存分区
  • 矢量化助手，用于对需要重构以实现矢量化的代码循环进行定位
  • 项目管理工具
  • 性能和能源分析工具

Tensilica 处理器技术

当今的智能互联世界在边缘节点上拥有用于智能传感计算的普适智能，催发了市场对于更大带宽、更高计算复杂性和更大吞吐量的需求。使用通用 CPU 和 DSP、FPGA 以及专用固定 RTL 等传统方法的设计人员遇到了几个障碍，例如由于使用总线接口而导致的性能和数据吞吐量降低、更高的功耗、缺乏面向未来的编程灵活性、更长的上市时间等等。Cadence® Tensilica® 处理器技术可以克服这些障碍并助力实现最前沿的创新。

  • 数据吞吐量：设计人员可以完全绕过主总线，使用类似 FIFO 的过程，让数据直接流入和流出处理器的执行单元，就像一个 RTL 块
  • 融入硬件设计流程：只有处理器内核公司提供指令集仿真器与 Verilog 仿真器的无胶合针脚级协同仿真，让设计人员可以在整个芯片的背景下对处理器进行仿真
  • 处理速度：获得专利的自动化工具可帮助设计人员为视频、音频或通信等应用定制处理器，使他们能够利用 Tensilica DSP 将传统处理器和 DSP 内核的处理速度提高 10 到 100 倍
  • 定制化挑战：大多数设计人员都不是处理器领域的专家，他们也不太愿意根据自己的需求专门定制一个处理器架构——借助我们的自动化处理器生成器，设计人员可以快速、安全地获得针对其具体配置专门定制的处理器
  • 上市时间：使用处理器可简化 ASIC 设计、加快系统建模并加速硬件定型，从而让产品更快上市

Tensilica 指令扩展 (TIE)

Cadence® Tensilica® 指令扩展 (TIE) 语言是一种处理器描述语言，它提供了一种有效的方法来优化 Tensilica Xtensa® 处理器，并通过定义自定义执行单元、寄存器文件、I/O 接口、加载/存储指令和多发射指令来扩展处理器的功能，不必担心流水线、控制/旁路逻辑以及与其他处理器模块的接口，因为指令扩展直接集成到 Xtensa 处理器流水线中。

只需几行 TIE，设计人员就可以针对目标任务大幅提升 Xtensa 处理器的性能和灵活性：

  • 创建新指令以提升处理器性能和效率
    • 减少标准大小传输的带宽并确定应用所需的确切数据位宽
    • Fusion：将串行操作合并为一条可以背靠背发出的指令，实现单周期吞吐
  • 利用数据级并行性
    • 创建 SIMD 寄存器和操作，从而实现针对一个矢量单元中多数据的向量操作。
  • 利用指令级并行性
    • 利用 Xtensa 可变长度指令扩展 (FLIX) 创建多操作指令 - 具有可变槽宽的多发射 VLIW
  • 增加数据带宽——通过定制的处理器接口连接到 RTL 模块、内存或其他处理器，无需通过系统总线，从而减少 I/O 瓶颈并提高数据吞吐量
    • 用于无需流量控制的点对点直接连接的端口（通用 I/O 或 GPIO）
    • 用于需要流量控制的点对点数据传输的队列 (FIFO) 接口
    • 内存查找接口连接到任意宽度内存或 RTL模块以实现低延迟数据传输