Datasheet

Cadence Virtuoso Digital Implementation

面向混合信号设计的时序驱动数字模块实现方法

Cadence Virtuoso Digital Implementation 是一个完整的自动化系统，用于 RTL-to-GDSII 模块实现。该系统基于 Encounter RTL Compiler 和 Encounter Digital Implementation System 核心技术，在综合、实现和优化方面具有极佳的性能和准确性，可在先进的模拟驱动混合信号设计中实现一定容量的时序驱动的模块物理实现，包括门级综合和测试驱动设计，以及版图规划、布局、布线和优化。

针对所有目标快速实现设计收敛

Virtuoso Digital Implementation 是 Cadence 基于 OpenAccess 通用数据库的可互操作混合信号方法的一部分，它可自动确保按照时序、功耗、信号完整性（SI）和物理规范，以正确一致的方式实现数字模块，跨越数字和模拟边界，并始终跨越多个功率域。借助这种实现方式，客户能够针对复杂混合信号设计的所有目标快速完成设计收敛。

核心优势

  • 快速设计收敛，缩短整体设计周期
    • 时序驱动的实现，使用通用（Encounter）时序引擎和签核级延迟计算器
  • 加快收敛设计目标，减少迭代次数
    • 同时设计和优化时序、面积和功耗，最大限度减少和消除后期不必要的意外情况
Figure 1: Virtuoso Digital Implementation for smaller digital block implementation in a mixed-signal design
  • 与 Virtuoso 平台集成，实现统一的设计意图和概要，确保整个流程中的设计约束保持一致
  • 在单一环境中协同设计数字和模拟部件
    • 内置 OpenAccess 互操作性，可实现快速、精确的顶层集成
  • 快速完成混合信号模块时序收敛
    • 利用全时序模型和物理优化，确保对所有数字逻辑路径进行准确的静态时序分析
  • 集成的电源规划、电源布线和假设电源分析，用于实现智能电源轨综合
  • 支持多个电源域，用于实现低功耗方法学
  • 先进的时钟树综合功能
    • 为低功耗设计优化时钟门控；支持多个时钟和再聚合时钟

主要功能

RTL 综合

  • 兼顾物理和电源影响的综合
  • 读/写标准输入/输出
  • 内置高性能数据路径
  • 算术优化
  • 总负余量 (TNS) 优化
  • 可测试性分析和扫描插入
  • 时钟门控
  • 多电压漏电功耗优化
  • 低功耗 RTL 综合

设计探索和原型验证

  • EDI 系统版图规划原型验证能力，用于早期可行性分析
  • 时序驱动的快速标准单元放置
  • 内置统一的寄生参数提取功能，用于时序和功耗分析
  • 使用行业标准时序库和约束格式，进行时序分析的高级延迟计算
  • 采用 GigaOpt 的多目标先进优化技术，获得最佳的整体结果质量 (QoR)
  • 针对单元大小调整、缓冲器插入和负载分割的就地优化
    • 漏电功耗优化
    • 高级逻辑重组选项

时钟树综合

  • 自动执行兼顾物理和电源影响的时钟树综合，最大限度减少时钟偏移、插入延迟和面积
  • 支持门控时钟和多时钟域
  • 布线后时钟树优化
  • 实用的偏斜分析和优化

高级电源规划

  • 自动化精确规划电源分配和电源开关插入
  • 内置电源/压降分析和签核电源网格验证的接口*
  • 电源网格设计造成的压降数不超过 SPICE 的 10%
  • 通过 NanoRoute 进行时钟主干/分支布线

布局布线

  • 通过标准接口和 OpenAccess 传输 LEF/DEF 数据
  • 支持线性模块
  • 业界公认的先进 NanoRoute 技术，可兼顾时序、面积、信号完整性和可制造性设计
  • 支持高级工程变更单 (ECO) 布线
  • 信号和电源的线路编辑器功能
  • CPF 驱动的自动低功耗设计，包括电源关闭时的多电源电压、DVFS 支持等
  • 支持信号完整性和 MMMC

易于使用

  • 贯穿整个流程的 Tcl 编程接口
  • 直观实用的命令
  • 可连接到 Virtuoso 的空间驱动布线器，用于特殊的混合信号网络
  • 使用模块实现基础流程可在一周内完成整个设计方法
  • 调试功能和针对所有步骤的实用报告

规格

输入

  • HDL（至综合）：Verilog、VHDL、SystemVerilog（指令、编译指令）
  • 逻辑和时序库：库格式 (.alf)、TLF、.lib
  • 物理库：LEF
  • 混合语言/混合级别网表：Verilog 中的门级网表、门级 EDIF 网表
  • 时序约束：SDC
  • 布局信息：PDEF
  • 详细的布局信息：DEF
  • 延迟信息：SDF
  • 互连寄生参数：DSPF/RSPF、SPE

输出

  • 优化的门级网表（来自综合）
  • 网表：DEF、Verilog
  • 互连寄生参数：DSPF、SPICE、SPEF
  • 延迟信息：SDF
  • 布局和摆放：DEF、PDEF
  • GDSII

平台

  • Linux（32 位和 64 位）
  • Solaris（64 位）
  • SOLX86（64 位）
  • IBM AIX（64 位）

Cadence服务与支持

  • 如有任何问题，可通过电话、邮件或在线客服寻求 Cadence 应用工程师的帮助，他们同时提供技术支持与定制培训服务。
  • Cadence 认证讲师教授 70 多种课程，课堂知识中融合实践经验，
  • 提供超过 25 种在线学习 (iLS) 课程，用户可以随时随地通过互联网自学
  • Cadence 在线支持团队全天候在线支持，用户可随时下载最新解决方案、技术文档和软件等。