VLSI 基础知识：实用方法教育套件

• 摘要：全套 20 个模块，包括讲座幻灯片和实验练习（在选定的模块中），可用于典型的 10 到 12 周的本科课程（完整的教学大纲如下）。
• 模块化、灵活使用：教学人员可以自由选择教授哪些模块——使用教育套件中的所有模块或是仅使用最适合达到教学成果的模块。
• 级别：高级。要求学生对数字电子学和硬件描述语言 (Verilog) 的基础知识有一定的了解。

该教育套件是与 Arm 公司合作开发而成。实践部分所需的所有软件工具均可通过Cadence^® 大学计划获取。

学习成果

知识和理解

• 由于较强的场效应、沟道长度调制、阈值电压效应和漏电而导致的非理想晶体管的特性
• 如何估计 CMOS 电路的特性，包括噪声裕度、DC 响应和 RC 延迟模型
• 如何估计片上连线的电阻和电容，描述优化导线延迟、功耗和片上导线串扰的方法
• CMOS 锁存器和触发器的操作，并使用棒状图规划单元版图
• 时序电路中的建立以及保持时间、传播和组合逻辑延迟等时序约束所带来的限制
• 测试在芯片设计中的重要性，以及固定故障、自动测试向量生成 (ATPG) 和内建自测 (BIST) 的概念
• 不同的 SRAM 结构
• 电路中功耗的来源和控制功耗损耗的方法
• 时钟分配网络对偏移和时钟功耗的影响
• 片上偏差的来源和影响
• 如何使用 SPICE 对电路进行仿真以确定其 DC 传输特性、瞬态响应和功耗

 

知识

• 概述 nMOS 和 pMOS 晶体管的主要特征/特性，并绘制 CMOS 反向器的截面图
• 使用曲线图和截面图来描述 MOS 器件在截止、线性和饱和区域工作时的电流和电压 (I-V) 特性
• 描述技术扩展对器件中晶体管电能耗散的数量和成本的影响
• 解释逻辑努力，并说明如何将其应用于实现组合电路路径延迟最小化
• 解释并演示用于优化组合逻辑电路的技术，以获得最佳关键路径和逻辑门的最佳延迟/功耗权衡
• 描述和解释不同的加法器结构的特点，包括行波进位加法器、进位旁路加法器、超前进位加法器、进位选择加法器、进位增量加法器和树形加法器
• 设计和描述数据路径电路的操作，如比较器、移位器、多输入加法器和乘法器
• 用电路图描述静电放电 (ESD) 保护电路的操作
• 描述简单处理器在抽象层面的实现，包括架构、微架构、逻辑设计、电路设计、物理设计、验证和测试

 

实践

• 从晶体管级原理图到版图，设计、实现、仿真和验证简单的逻辑门(logic gates)
• 使用 NC-Verilog 来仿真和验证逻辑块的操作
• 使用 Cadence Genus™ Synthesis Solution 从硬件描述语言综合逻辑门(logic gates)，并使用 Cadence Innovus™ Implementation System 进行逻辑设计的放置和布线
• 通过原理图、版图、添加焊盘框架来组装芯片，然后以 GDSII 格式流片