多くの企業がクラウド環境にチップ設計と基板開発を移行し開発を加速しています。それらの顧客事例を１つ１つ解説いたします。スタートアップだけでなく大手企業も、イノベーションを加速し設計生産性を高めテープアウトまでのTTM(Time To Market)を短くするために、クラウドを戦略的に選択し、クラウド環境のスケーラビリティとフレキシビリティを活用し始めました。続いて、セキュリティも含めたクラウド移行に関する現在の進歩や課題について取り上げ、最後に、クラウド上で使用可能なケイデンスの最新AI/MLツールについて紹介します。

Powering Intelligent System & Chip Design in Cloud

This presentation covers how various companies in EDA and Systems space are accelerating their chip design by leveraging Cadence tools in the cloud. Many companies from start-ups to large companies are accelerating innovation, engineering productivity and time to tape-out by using scalability and flexibility offered by Cloud and this presentation will cover some of the examples from the industry. We’ll also cover the current advances and challenges for cloud migration including aspects of security in the cloud. Finally, the presentation will touch upon how customers can take advantage of the latest AI/ML enabled Cadence tools in the cloud.

今年４月に発表した新製品Virtuoso Studioは、カスタムICに加えRF、ミックスドシグナル、フォトニクス、高度なヘテロジニアス設計などシステム設計に対して広範なサポートを提供します。革新的な人工知能（AI）技術、クラウド対応、設計インフラの改善、ケイデンス製品間の統合によりこれらの設計フローを大幅に改善します。本セッションでは、Virtuoso Studioの主な利点についてご紹介します。

近年デジタル設計では大規模化・複雑化が進み続けておりますが、Renesasではそれに対抗すべく更なる自動化、AI化を推し進めております。P&R工期はデザイン及び設計環境のデバッグ工期に大きく左右されるため、昨年よりCadence様と共同でデバッグを支援・自動化するJedAIプラットフォーム上のアプリ開発を進めて参りました。本共同開発で得られた成果とAI化に向けた今後の展望についてご紹介します。

CMOSイメージセンサーの設計において、優れた機能を高品質で実現するためにはPPAの改善が常に求められます。

競争力のあるPPAを実現するためには、非常に多くの設計パラメータから最適な選択肢を短期間で見つける必要があります。

今回、キヤノンではML技術を有するCerebrusをCMOSイメージセンサーのレイアウトに対して導入しました。本セッションでは、フロアプランおよび設計パラメータの自動探索がどの程度のPPAの改善、設計期間の短縮を達成したかについてご紹介します。

LSI設計では、チップサイズやIO配置を決定するダイプランニングは、その後のチップ・パッケージ設計での手戻りを防止するために重要です。様々な製品に対応するため、同じチップを複数のパッケージに搭載するダイシェアでは、この問題はより複雑になります。ルネサスでは、このようなケースでもTATを増大させることなく、高品質なダイプランニング結果が得られるよう、Integrity 3D-ICの機能System Plannerを核とした設計環境を構築しましたので、その内容を紹介します。

チップ階層設計におけるタイミング収束までに要する時間は回路複雑化により年々増加傾向となっております。一般的に採用されている設計手法は、階層間タイミングが課題となりやすいく収束までのイタレーション発生の抑制が難しく、設計工期を短縮するためのソリューションとしてCertusを導入した早期の課題摘出とP&Rフローを通じたスマートなタイミングクロージャ及びAI化に向けた展望についてご紹介いたします。

ケイデンスのデジタル設計／サインオフのポートフォリオに新たに追加される製品をCadenceLIVE Japan 2023において発表します。

この新製品は、設計生産性を向上させ、現在の設計スタイルを変えるゲームチャンジャ―となることが期待されています。

新製品発表セッションでは、当社の初期のエンゲージメントカスタマーのひとつであるソシオネクスト社様からの適用事例も併せてご紹介します。

ケイデンスのPCIe, UCIe, Ethernet等Interface IPをご紹介します。

なかでもPCIe6.0に関する概要と、昨年定義されましたチップレット間通信のための標準規格であるUCIeに関する概要についてもご紹介します。

近年AIが様々な電子機器やコンシューマ製品で利用されるようになり、多くの半導体にもAIアクセラレータが搭載されるようになってきました。一方、AIアクセラレーターでは通常のCPUが必要とするメモリーインターフェースよりも高速なメモリーインターフェースが必要とされるケースが多くあります。この講演では高速化が一段と進んできた各種メモリーインターフェースについてご紹介します。また講演の中で、最新のLPDDR5Xテストチップ/テストボードのデモンストレーションも予定しています。

エッジでのAI処理は、TWSイヤホンやスマートウォッチのような小さなフォームファクターのオンデバイスAIから、家電や電化製品、（半）自律走行車まで、組み込み機器や製品に広く浸透しつつあります。AIを搭載した幅広い製品やアプリケーションに必要な処理能力は多岐にわたりますが、使いやすさや低エネルギーで性能を発揮することは共通のテーマです。本講演では、テンシリカのIP製品とそれに付随するソフトウェアエコシステムを紹介し、SoCのお客様やパートナーに提供する、クラス最高のオンデバイスおよびエッジAIソリューションについて説明します。

高機能な組込みシステムの実現のためには外部ソフトウェアの利用が必須となっているが，信頼性やセキュリティの観点で課題があります．これらの非信頼系の外部ソフトウェアと信頼できる内製のソフトウェア（信頼系）を安全に同時に実行するために，Xtensaのセキュリティ拡張を用いて実現したDual-OS環境について紹介します．

LSI設計では、チップサイズやIO配置を決定するダイプランニングは、その後のチップ・パッケージ設計での手戻りを防止するために重要です。様々な製品に対応するため、同じチップを複数のパッケージに搭載するダイシェアでは、この問題はより複雑になります。ルネサスでは、このようなケースでもTATを増大させることなく、高品質なダイプランニング結果が得られるよう、Integrity 3D-ICの機能System Plannerを核とした設計環境を構築しましたので、その内容を紹介します。

想像してみてください、プリント基板(PCB)のレイアウトプロセスが自動化できたらエレクトロニクスのシステム設計はどれほど変わるかを…。長年、PCBレイアウトというものは、手間と時間のかかるプロセスでした。しかも、PCBが複雑になるにつれ、このプロセスはTATにおけるボトルネックとしてますます大きくなりつつあります。

本セッションでは、Cadence Allegro X AIをご紹介します。これは人工知能(AI)とクラウドコンピューティングのパワーを利用してPCBレイアウトの革新的な自動化を可能にする新しいシステム設計のテクノロジーです。今回はその基盤となるテクノロジーとそれによりもたらされる利点に焦点を当て、実行結果をお見せします。

GaN-HEMTデバイスを使用したアウトフェージング増幅器について報告します。ビヘイビアモデルをデバイスモデルとして採用し、Microwave Officeで設計試作を行い、実機評価も実施しました。アウトフェージング増幅器の重要性やビヘイビアモデルの利点、設計手法と試作結果について報告します。

近年、プリント基板の高速化、複雑化により、設計の難易度がますます高まっています。

ケイデンスのマルチフィジックスシステム解析技術は、マシンラーニングを活用した解析の自動反復による設計最適化技術との統合により、様々な最先端設計に柔軟に効率よく対応します。

本セッションでは、ケイデンスのMSA (multi-physics system analysis) 製品の最新情報と今後のロードマップについてご説明します。

次世代のAI・車載・データセンター・ロボティクス・衛星通信等に大量のデータ伝送の必要性が拡大し、これに対応する大規模SoCの 設計・解析・検証・実装の難しさが増加している。そのため Clarity 3D Solver等の先端ツールでの高精度/高速/低メモリでの解析が必須となっている 。本セッションでは 112G/224G SerDes伝送路の先端解析手法を検討し、 設計・検証のフェーズ、不具合の根本原因解析に、”Fast & Accurate”シミュレーションの有効性および検証結果を紹介する。 

本講演では、パーソナルコンピュータの開発における熱解析の実施事例をご紹介します。

要求されるアウトプットとそれに対して必要なインプットについてご説明した後、Celsius EC Solver上で実際にどのようにプリポストを操作していくのか、順を追ってご説明します。

Celsius EC Solverの簡潔に整ったプリ機能は、解析全体の時間短縮に貢献してくれます。

また、多彩なポスト機能は、結果の整理や設計者の理解を手助けしてくれます。

※冒頭、⽇本ケイデンスより製品紹介を行います。製品紹介後に本編がはじまります

高性能プロセッサ開発においては、性能向上のための工夫などを積極的に取り入れていくため、その設計は非常に複雑化しています。 プロセッサは複雑な回路を多く含むため、開発コストの中で検証が占める割合は非常に大きくなってきています。 

検証を効率化するにあたって、bugの早期発見に寄与するフォーマル検証は有用な道具ですが、これまで限られた有識者の中でのみ活用されてきました。 

今回、世の中の検証技術の進歩の恩恵をより多くの設計者にも享受してもらうために行った、Jasperを用いた弊社のフォーマル検証普及への取り組みについてご紹介いたします。

Imperasが提供するプロセッサ・モデルは、Helium SystemCシミュレータと統合され、Palladiumによるシミュレーションとエミュレーションのハイブリッド利用が可能になります。 このプロセッサ・モデルとハイブリッド手法についてご紹介致します。