Jasper CDC App
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Key Benefits
- クロックの意図や同期構造をデザインから自動的に推定し、CDCの構造、機能、リコンバージェンスの問題を総合的に解析
- RDCに関連する問題が発生しないように、同様の解析とチェックの実行
- ユーザー定義のシンクロナイザをサポートし、カスタムプロトコルチェックの自動生成が可能
- 制約条件、複雑なCDCプロトコル、ウェーバーのための設計制約など、革新的な機能チェックを行い、包括的なCDCとRDCのサインオフが可能
- フォーマルとシミュレーションの両方でメタスタビリティを考慮した検証を行うことで、従来の検証手法では見つけられないコーナーケースのドメインクロスバグを発見可能
- 実績のあるフォーマルインテリジェンスを活用した革新的な自動ウェーバーソリューションにより、疑似エラーのノイズを減らし、ウェーバーをより効率的・効果的な活用
- 革新的なグラフビュー、スケマティック、ソースコードブラウザを含む完全に統合されたVisualizeデバッグ環境
近年のSoC設計では、複数の非同期クロックドメインが使用されており、あるクロックドメインから別のクロックドメインに信号が転送されることが頻繁にあります。ハードウェアでは、このようなクロックドメインクロッシング(CDC)信号は、機能障害の原因となるメタスタビリティ効果を受けることがよくあります。レジスタ転送レベル(RTL)シミュレーションやスタティックタイミング解析などの従来の手法だけでは、クロックドメイン間でデータが一貫して確実に転送されていることを確認するには不十分です。その結果、CDC関連のバグの多くは、シリコン検証後の段階まで発見されず、コストのかかるリスピンが必要となります。同様の問題は、リセットドメインクロッシング(RDC)でも発生します。
Cadence® Jasper™ Clock Domain Crossing(CDC) Appは、CDCとRDCのサインオフを包括的に行うことができます。CDCアプリは、フォーマルなテストベンチやSDCファイルに含まれるクロックやリセットの情報と共に、デザインからCDCの意図を自動的に推定します。JasperGold CDC Appは、構造的な問題、機能的な問題、リコンバージェンスの問題を包括的に解析します。JasperGold CDC Appは、JasperGold Visualize™ インタラクティブ・デバッグ環境と完全に統合されており、CDCに特化した高度なデバッグオプションを提供し、違反やウェーバーを効率的に処理します。
主な機能
- CDCとRDCの問題に対する包括的な構造解析
- クラス最高のフォーマルエンジンに支えられた強力な機能チェック
- フォーマルおよびシミュレーションによるメタスタビリティのモデリングと挿入
- クラス最高レベルの統合デバッグ環境
- 強力なTclインターフェースにより、柔軟なカスタムレポート生成が可能
- Cadence Xcelium™Logic Simulationとの緊密な統合
- フォーマルおよびシミュレーションにおける制約条件の検証
- オート/セーフ・ウェーバー・フローを用いたウェーバー検証
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Jasper RTL Apps
- Jasper FPV App
- Jasper Sequential Equivalence Checking App
- Jasper Design Coverage Verification App
- Jasper Coverage Unreachability App
- Jasper X-Propagation Verification App
- Jasper Control and Status Register App
- Jasper Connectivity Verification App
- Jasper Superlint App
- Jasper Behavioral Property Synthesis App
- Jasper Low-Power Verification App
- Jasper Security Path Verification App
- Jasper Clock Domain Crossing App
- [REDIRECT] Assertion-Based Verification IP
- Jasper FSV App
“We’ve identified functional and structural CDC issues earlier in the RTL signoff phase using the JasperGold CDC App. Eliminating these bugs earlier in the process has increased the quality of our designs and saved us between two and four weeks on the design and verification time for each of our IP.”
David Vincenzoni Design Manager at STMicroelectronics