Virtuoso Variation Option

概要

アナログ設計の歩留まりを最大化

Cadence Virtuoso Variation Optionは、ケイデンスのVirtuoso ADE AssemblerとVerifierツールの統計ばらつきと最適化機能を拡張し、より洗練されたデザイン・センタリングと統計解析をあらゆるデザインで実行できるようにし、先端プロセスノード・テクノロジを使用しても、デザイン全体の堅牢性と歩留まりを向上させます。

主な利点

アナログの歩留まりを最大化する洗練されたデザイン・センタリングと統計解析

簡単な操作性

統計または最適化のタスクを選択し、ターゲットを指定し、ボタンを押すだけ

統計的外れ値を迅速に検出

4、5、6シグマのロングテールを高速に解析

最も影響するデバイスを検出

重要なデバイスにはミスマッチ解析と統計感度解析を使用

コーナーと統計の間を簡単に行き来可能

統計データからワーストケース・コーナーをワンステップで作成し、時間を節約

スペックに合わせて新しいデザインをセンタリング

広範なAIアルゴリズムで、デザイン・センタリングの難しい問題を解決

特長

先端プロセスノード設計で一般的なデザイン・センタリングの課題や歩留まりの問題のほとんどに対して、さまざまな統計的手法や最適化手法を使用することができます。

統計サンプルの並べ替えで性能向上：
特に低V_ddの回路において、先端プロセスノードの3シグマの設計に伴う課題を迅速に解決
4、5、6シグマの解析用高歩留まり推定：
Cadence Spectre X Simulatorとの組み合わせで使用可能なパラメトリック高歩留まり推定により、設計の安全性に影響を与える可能性のある統計的ロングテールにおける問題のサンプルを検出可能
自動化された歩留まり改善フロー：
可能な限り高い歩留まりですべての設計基準を満たすために、デバイスのサイズ変更を自動化し、最高の歩留まりを実現するための最適なサイズ選択をガイド
Mismatch Contribution解析：
ミスマッチのばらつきの重要な要因を特定し、修正を容易に
設計空間の最適化：
先端プロセスノード設計向けに調整された広範なAIアルゴリズムにより、プロセス・マイグレーション後にデザイン・センタリングを迅速に再調整