Cadence推出台積電N5製程第三代112G-LR SerDes IP,加速雲端超大規模基礎架構開發
SAN JOSE, Calif., 24 May 2021
重點提示:
- 基於DSP的靈活且多速率的SerDes IP,針對PPA優化,以因應下一代運算、交換、儲存、人工智慧/機器學習(AI/ ML)和5G 系統單晶片(SoC)需求
- 新架構為高可靠性系統節省25%功耗、減少40%的面積以及更佳的設計餘裕。
全球電子設計創新領導廠商益華電腦 (Cadence Design Systems, Inc.), 宣布推出台積電N5製程的第三代112G長距離 (簡稱112G-LR) SerDes IP,以因應超大規模ASIC、人工智慧/機器學習 (AI/ML) 加速器和交換結構系統單晶片 (SoC) 需求。針對台積電N5製程的Cadence® 112G-LR PAM4 SerDes IP,為下一代雲端資料中心之高頻寬與高可靠性產品,提供所需的功耗、性能與面積 (PPA)。與第二代架構相比,創新架構節省25%的功耗、減少40%的面積並具備更佳的設計餘裕,滿足現今資料中心日益增長的高性能與高效能需求。
Cadence通過支持XSR、VSR、MR和LR互連標準的不同PAM4 SerDes組合,建立龐大的客戶基礎。透過多樣的112G-LR SerDes設計成果,以及與領先的超大規模和資料中心客戶的深入合作,Cadence在第三代產品中加入了特定的增強功能,目前正在對N5測試晶片進行表徵提取。Cadence 與早期採用客戶密切合作,在其N5 系統單晶片(SoC) 開發過程中部署新的112G-LR SerDes IP,並準備廣泛合作以實現下一代設計。有關更多112G-LR SerDes相關資訊,請造訪www.cadence.com/go/112gserdesn5
利用經改良的架構,現在Cadence提供具有多個浮動式決策回饋等化器 (DFE) 分接頭的增強型DSP,以實現更為強大的性能。1-112G 無縫資料速率支持替人工智慧/機器學習加速器系統單晶片(SoC)的高速傳輸晶片連接,提供卓越的I/O靈活彈性。此外,電源抗擾性的提高10倍,大幅簡化系統單晶片(SoC)電源網路 (PDN) 的設計。
Cadence副總裁暨矽智財事業部總經理Sanjive Agarwala表示:「與前代產品相比,針對台積電N5製程的下一代112G-LR SerDes解決方案,可節省25%的功耗、減少40%的面積以及更佳的設計餘裕。我們與領先的超大規模和資料中心客戶緊密合作,賦予我們洞悉這嚴苛產業的需求,進而開發強化架構的新設計,改善112G SerDes和網路交換的所有關鍵參數。台積電N5製程的112G-LR SerDes解決方案,顯示出Cadence為超大規模資訊中心提供高性能連結IP能力,進一步鞏固我們的領導地位,同時,客戶也能享有台積電N5 製程技術的相關優勢。」
台積電N5製程的112G-LR SerDes IP解決方案為Cadence IP產品組合的一部分,支持Cadence 智慧系統設計(Intelligent System Design™)策略,實現先進節點系統單晶片(SoC)設計優點。
關於Cadence 益華電腦
Cadence在運算軟體領域擁有超過30年的經驗,已為當今電子設計的領導者。公司以智慧系統設計 (Intelligent System Design) 為核心策略,提供軟體、硬體及半導體IP,協助電子設計從概念走向應用實現Cadence服務全球客戶,從晶片、印刷電路板至整體系統打造尖端與創新的電子產品,以應用於行動、消費性電子、超大型運算、5G通訊、汽車、航太、工業及健康醫療等當今最活躍的市場。Cadence 已連續七年榮獲財星雜誌(FORTUNE)評列「百大最佳職場」之肯定。Learn more at cadence.com.
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