ケイデンスは、これまで使われていたものより小さいメッシュセル数を用い、高いスケール分解精度を実現した高次精度流体解析ソルバを開発・提供しています。解析ソルバはエンドツーエンドのプラットフォームに完全に統合されており、ジオメトリの準備、メッシュの生成、シミュレーション、および結果処理など、 お客様のワークフローの効率化を実現します。また、GPGPUインフラに最適化されており、計算時間の大幅な短縮が可能です。

医学・歯学分野の外科手術に際して、最適な手術方法を検討するために流体及び構造力学解析を行っています。耳鼻咽喉科、呼吸器外科,歯科口腔外科の医師・歯科医師との共同研究で鼻腔・口腔・咽頭・気管支の呼吸時・手術時の気流解析を行っています。FINE/Openを用いた解析結果と医療への適用状況を紹介します。また、FINE/Turboを用いた発電用蒸気タービンの大規模非定常流体解析の研究成果を紹介します。

空力設計問題では、複雑な現象を取り扱うことが多く、一般的に計算による評価は高コストとなります。また、空力に限らず実際の工学問題では、最適な設計点を広い範囲で探索する必要があるため、大域的な設計が必要となります。さらに、コストをかけて評価した結果には、最適解に行きつくための知見が包含されていると考えることが、特に革新的なものづくりを考える設計の上流では必要です。本講演では、そうしたことを考慮できる関数近似手法に基づく効率的大域最適化法と最新の研究状況について概説し、実際の航空宇宙空力設計問題への適用例の紹介をいたします。

現在の複雑なメモリーやSoCデザインが意図された通りに機能し、チップの仕様を満たすことを確認するには、高精度かつ高速なシミュレーションが必要です。特に、レイアウトがチップの性能に影響を与える先端ノードデザインでは、レイアウト後の寄生情報をチップ検証プロセスにおいて考慮することが不可欠になっています。本セッションでは革新的なFastSPICEソルバーを投入したことにより、パフォーマンスと精度を飛躍的に向上した新製品 Spectre FX Simulatorをご紹介します。

高信頼性半導体製品は車載部品や医療機器などに数多く使われています。そして、その設計者には、試作前の設計段階でどの程度の信頼性が確保できているかを知りたいというニーズがあり、信頼性ソリューションへの期待が高まっています。そこで、本講演では、Spectreを用いた経年劣化後の電気特性予測を行うシミュレーションに関するの説明と経年劣化シミュレーションの要となる信頼性モデリング手法について紹介します。

アナログ回路設計においてペア性を考慮した設計は不可欠ですが、ペア性を考慮すべき素子同士のパラメータの有効な確認手段が確立できずにいました。今回、Virtuoso Schematic EditorのCircuit Prospectorにより簡易的な条件でトポロジ検出し、ターゲット素子のパラメータをリスト化する手法を確立しました。 これにより、Virtuoso Layout Editorと合わせることでアナログ特性に対してフロントローディングな設計環境を実現しました。 このセッションでは、当設計環境を確立するまでの取り組みについてご紹介いたします。

ケイデンスのVirtuosoカスタム、アナログIC設計ソリューションは、ブロック・レベルおよびミックスシグナルデザインの回路設計、レイアウト設計、各種解析、物理検証まで多くのタスクを効率化・自動化することで設計TATを短縮できます。本セッションでは、Virtuosoが提供する様々なテクノロジについて最新情報をご説明します。

アルゴリズム開発に使用される高性能なプログラミングおよび数値計算プラットフォームであるMathWorksの MATLAB®と、高性能な高位合成技術を提供するCadence Stratus™はそれぞれ業界をリードするソリューションです。ケイデンスとMathWorksは、合成可能なSystemCを生成しCadence Stratusで高位合成を行うことにより、MATLAB上でのアルゴリズム開発段階の早期にハードウェアのPPA (電力、パフォーマンス、面積) を見積もるための統合された自動化フローの開発に協力しました。本セッションでは実例を交えながら一連の自動化フローの詳細についてご紹介します。

先端ASIC/ASSP開発においては、プロセスの微細化と大規模化が進みタイミング・消費電力やSignoffに向けた制約が複雑化しています。 これらの制約を満足しながら市場競争力の高いPPAC(Performance/Power/Area/Congestion)を限られた設計期間内に実現するためには非常に多くのパラメーターを探索する設計が必要になります。 ルネサスエレクトロニクスではMachine Learning技術を用いたCerebrusを筆頭にCadenceデジタルフルフロー(Genus, Innovus(Cerebrus), Tempus, Pegasus, Quantus)を適用してこの課題を解決しました。 本発表ではこれらCadenceのデジタルソリューションを用いてどのように先端ASIC/ASSPのパフォーマンス向上を実現したかをご紹介します。

5nmプロセス設計のフルチップSTAでは耐えられないほど大幅に検証時間が延びており、新たなブレークスルー技術が必要になっています。 今回、ソシオネクストではホスト間分散を用いた最新技術のTempus DSTAを導入することで、5nmプロセスの大規模設計においても従来プロセスの設計と同等レベルまでSTA期間を短縮することに成功しました。 本セッションでは、Tempus DSTA技術の概要に加えて弊社が同技術をどのように活用してSTA期間を短縮出来たのかをご紹介します。

チップの消費電力目標を達成するためには、電力削減効果の大きいRTL設計工程で対策を講じる必要があります。ルネサスではRTL設計工程の電力削減性能に加えて論理合成以降の工程との親和性を踏まえ、高度な自動電力削減機能を備え、かつ論理合成ツールGenus Synthesis Solutionと密に連携が取れるJoules RTL Power Solutionを導入しました。本発表ではルネサスにおけるJoulesの導入評価結果、判明した課題と対策をご紹介します。

高性能コンピューティング、AI、5G、高速ネットワーク、IoT、自動運転など拡大し続ける処理能力へのデマンドはSOCに更なる高性能、高集積、高速通信を要求しています。また、ムーアの法則に則った微細化による性能向上を目指す従来の技術戦略に加えて、複数チップを融合して性能と機能を向上させる技術戦略（モアザンムーア）も広がりを見せ始めています。このようなお客様のニーズと戦略にお応えするべく、各アプリケーションに最適化された高性能メモリIP、高速インターフェースIP、チップレットIPをご紹介します。

オンデバイスのAI処理は、ヒアラブルやウェアラブル、TWS、スマートセンサー、スマート家電などの組み込み機器に浸透しており、バッテリー寿命を延ばすためには、低消費電力で適切なレベルの処理を行うことが重要となっています。本発表では、ケイデンスのAI Boostの最初の製品である、ニューラルネットワークエンジン「テンシリカNNE110」についてご紹介します。NNE110は、効率的なテンシリカDSPとソフトウェアツールやさまざまなソフトウェアフレームワークのサポートと組み合わせることで、低エネルギーでバッテリー駆動のアプリケーションに理想的なAIソリューションを提供します。

変化の激しいAIを組込み実装するには、短TATでHW化してPPA評価するとともに、実際のシステムで動作確認出来る設計フローが望まれます。 本講演では、世界で最も広く使われている自動運転ソフトウェアのAutowareを活用し、Tensilica IPによるAI実装技術と、Helium、Palladium、Protiumの検証環境を用いて、AIを車載向けHWに自動実装し、自動運転システム検証が容易な設計・検証環境について、デモを交えてご紹介します。

生物のようにスムーズにロボットを動かすことは省エネルギーかつ効率的な制御に繋がります。 そのためには、ロボットに周囲の環境の振る舞いを学ばせる必要があります。近年では、このような学習にNeural ODEと呼ばれる方法が注目を集めています。 しかし、Neural ODE をそのまま適用するには問題点もあるため、それを前半で説明します。後半ではそれを改善したモデルについて、簡単な実装例を交えてお話します。 また、エッジデバイスへの具体的な実装方法についても述べます。

計算資源の限られたエッジデバイスで動作するニューラルネットワークの軽量モデル、置かれたエッジ環境に適応するためにエッジデバイス上で学習する技術、エッジデバイス同士で学習結果を共有する技術、FPGAやコンフィギュラブルプロセッサなどのアクセラレータを用いて推論処理を高効率化する技術について概説します。

昨今の高速信号を扱うボード設計では、コネクタやLSIパッケージを含めて考えなければなりませんが、これらの物理情報は、製造メーカにとっては、設計資産となるため、通常は入手出来ません。そこで、当社とCadenceで協業して、設計情報を隠蔽しつつ、電磁界シミュレーションが行なえる暗号化モデルの開発し、提供する事になりました。本講演では、Clarityを使い実際に暗号化モデルを計算してベンチマークを行ないましたのでその結果を解説します。

オンライン製造性チェックや3D Canvas機能を充実させたPCB/IC Packageレイアウト、ライブラリ・回路履歴の管理からチームデザインまで行えるAllegro® Pulseなど、QIR4の新機能についてご紹介します。 関連プロダクト：Allegro PCB Editor, Package Designer Plus, System Capture, Pulse

近年、データセンターや車載向け半導体パッケージではハイエンド化が進んでいます。 デザイン規模は一般的な民生向けに比べて、面積4倍、層数2倍以上と約10倍になっており、これを効率的に設計するデザインメソドロジの変革が急務になっています。 本講演ではAllegro同時並行設計機能とIn-Design Analysisを駆使した大規模パッケージ設計における設計効率改善事例について紹介します。

この講演では、弊社にて活用中のAllegro Productivity ToolBoxの便利な機能をご紹介します。 Productivity ToolBoxで提供されている各種補助機能を有効に活用することで、設計品質向上、設計期間短縮及び製造データ作成の時間削減を実現します。

次世代移動通信，Beyond5G/6Gにおいては無線電力伝送（WPT）技術が機器の低消費電力，小型化を実現するキーテクノロジーの１つとなっている．さらに，情報と電力を同時伝送する情報電力同時伝送技術（Simultaneous Wireless Information and Power Transfer, SWIPT)の研究開発を進められている．本講演では，上記の状況を基に，受電側，特に整流器に求められる性能について解説するとともに，MicrowaveOfficeを用いた設計例を紹介する．

車載SoCの分野では、プロセスの微細化や高機能化に伴い検証工数が増大しており、検証進捗の確認・検証実行・検証結果確認の効率化が課題となっています。Time to Marketを意識して製品開発を実施するためにはこれらの課題改善がキーポイントとなり、従来よりvManager導入を進めて参りました。本発表では、弊社ベトナム拠点で実施したこれらの課題をこれまで以上にvManagerを活用することによって、検証効率の改善及び検証状況の可視化を高めることができた事例についてご紹介します。

超大容量データ転送で用いられる誤り訂正回路の検証について従来伝送ビットエラーレートの特性検証には実機による計測が必須でしたが、ケイデンスPalladium Z1エミュレータにより実機での特性検証にも少し近づくことができました。また、高位合成Stratus HLSを利用することにより、効率的な環境構築が実現できました。 今回Stratus HLSとPalladium Z1を用いたBER測定の検証技術について、試行した内容、課題などについて紹介します。

大規模デザインにて、ASIL要求を満たす検証項目をTOまでに完了するのが、従来手法では困難になってきています。 今回ソシオネクストではASIL要求の一つである、POST/InsystemBIST実装デザインにおいて、GateレベルでのLogicBISTおよびMemoryBISTでの検証短TAT化に成功し、TOまでに完了する事が出来ました。 本発表ではこの成功を実現した弊社の豊富なDFT経験と、ケイデンスツール(Xcelium Multi-Core)による検証短TAT化事例をご紹介いたします。

IP開発の際、X伝搬問題に注意を払わないと、ゲートレベルシミュレーションで不一致が発生したり、実機動作検証で不具合が生じることがあります。これを防ぐには、RTL検証の段階で早期にX伝搬問題を検出する必要があります。Xcelium/JasperのX-Propagation機能による、RTL検証でのX伝搬問題の解決方法をゲートレベルで発生した事例と共にご紹介します。