ケイデンスとTSMC社、システムおよび半導体設計を変革する 広範なイノベーションで協業
24 Apr 2024
要旨:
- ケイデンスのクラス最高のIntegrity 3D-ICプラットフォームに新機能を追加
- 革命的なAI主導のデジタルおよびカスタム/アナログのフルフローとTSMC 2nmプロセステクノロジーの最適化
- TSMC社の先端ノードに対応した包括的なIPポートフォリオ、新しいソルバ認定、フォトニクスの先進技術により、次世代の半導体設計イノベーションを実現
ケイデンス・デザイン・システムズ社(本社 米国カリフォルニア州サンノゼ市、以下ケイデンス)とTSMC社は、4月24日(米国時間)、長年に渡る協力関係をさらに拡大し、3D-ICや先端プロセスノードから設計IPやフォトニクスに至るまで、設計を加速させる革新的な技術の進歩を幅広く発表しました。この連携は、AI、自動車、航空宇宙、ハイパースケールおよびモバイル・アプリケーション向けのシステムおよび半導体設計を大きく前進させるものであり、最新の技術的成果は以下の通りです。
- ケイデンスはTSMC社と協力し、Integrity™ 3D-ICプラットフォームに新機能を搭載: ケイデンスの Integrity 3D-IC プラットフォームは、TSMC社 が提供する最新の 3DFabric™ 製品すべてに認定された業界の包括的なソリューションであり、複数のチップレットを階層に統合して再利用やモジュール設計を行うために開発されたHierarchical 3Dblox 仕様をサポートしています。また、チップレットのアセンブリと設計を容易にするために開発された新機能や、異なるインターポーザやパッケージ上のチップ設計とアセンブリを高速化する自動化されたアライメントマーカ挿入フローも含まれています。
- TSMC N2設計フローの認定を受けているケイデンスのデジタル・ソリューション:Innovus™ Implementation System、Quantus™ Extraction Solution、Quantus Field Solver、Quantus Field Solver, Tempus™ Timing SignoffおよびECO Solution、Pegasus™ Verification System、Liberate™ characterization、Voltus™ IC Power Integrity Solutionを含みます。Genus™ Synthesis SolutionもN2テクノロジーに対応しています。ケイデンスとTSMC社は、PPA結果の生産性と最適化のためのAI支援設計フローを実現するケイデンスが提供するAI主導のソリューションで連携しています。
- ケイデンスのカスタム/アナログ設計フローは、TSMC社の最新のN2プロセスデザインキット(PDK)に完全に対応: TSMC N2 PDKに最適化されたケイデンスのカスタムツールには、デザインキャプチャ用のVirtuoso® Schematic Editor、解析用のVirtuoso ADE Suite(いずれもVirtuoso Studioの一部)、統合されたSpectre® Simulatorがあります。これらの機能は、コーナー解析、統計解析、デザインセンタリング、回路最適化など、高度なノードを管理するために強化されています。また、Virtuoso Studioは、回路図のマッピングから最適化された設計仕様、フルレイアウトの配置・配線自動化まで、前工程から後工程への移行をサポートするように設計されています。Spectre X、Spectre XPS、Spectre RFオプションを含むVirtuoso StudioとSpectre Simulationプラットフォームは、最新のTSMC N2認証を取得しています。
- ケイデンスとTSMC社は密接に協力し、Virtuoso Studio N16からN6RF向けにマイグレーション向けのリファレンスフローをリリースし、ターンアラウンドタイムを大幅に短縮:目的に応じたインスタンスマッピングが回路図を迅速に再ターゲットし、EMX® Planar 3D Solverが設計フェーズでネットとコンポーネントのインダクタンスの合成とEM抽出を行います。Virtuoso ADE Suiteは、Spectre SimulationのRF解析機能を使用して設計を最適化し、Virtuoso Studioレイアウトツールは、設計の意図を維持しながらRFレイアウトの再利用と再実装を加速します。
- ケイデンスは、TSMC社のN3プロセスに対応した業界をリードするIPコアの包括的なポートフォリオを発表:
- TSMC N3におけるケイデンスのUCIe™向けIPは、アドバンスド・パッケージとスタンダード・パッケージの両方のオプションで提供されています。ケイデンスはまた、複数のプロセスおよびコンフィギュレーションでUCIe向けIPを提供し、顧客のダイ・ツー・ダイ(D2D)間の相互接続を包括的なソリューションで可能にしています。
- ケイデンスのメモリ・インターフェイスIPポートフォリオ(DDR5、LPDDR5、GDDR6)は、クラス最高のシステム・マージンとPPAに最適化されたアーキテクチャでシリコン実証済みです。そして、次世代のエンタープライズ、ハイパフォーマンスコンピューティング (HPC)、AIアプリケーションを実現することができます。
- TSMC N3上のPCIe® 5.0/CXL2.0およびPCIe 6.0/CXL3.0に対応したケイデンスのケイデンスのIPは、低レイテンシで動作しながら最高のリンクスループットと使用率を提供するように設計されているため、お客様に優れたSoC設計を提供します。
- ケイデンスの EMX 3D Planar Solver は、TSMC社 の N5 プロセステクノロジーの認定を取得: この認証により、お客様はEMXソルバーを先端ノードIC設計フローにシームレスに統合することができ、EMクロストークや寄生素子の課題を克服する高精度なEM解析が可能になります。さらに、N2 および N3 プロセステクノロジーの認証も現在進行中です。
- ケイデンスは、TSMC社のCompact Universal Photonic Engine(COUPE)技術をサポートする新しいシリコンフォトニクスフローを発表: ケイデンスとTSMC社は共同で、Cadence Integrity 3D-ICプラットフォームを採用したCOUPE 3Dフォトニクス・プロセスの設計フローを開発しました。TSMC COUPEテクノロジーは、結合損失を最小限に抑えながら、フォトニクスICと電気ICの混在した設計を可能にします。ケイデンスが開発中の設計フローは、TSMC社のCOUPE技術をサポートします。また、これには、ケイデンスのSpectre X Simulator、Virtuoso Studio、EMX 3D Planar Solver、Pegasus Verification Systemを含み、双方の顧客が厳しいシステム要件を満たし、HPCアプリケーションへの道を切り開きます。
TSMC社コメント
Dan Kochpatcharin氏(Head of the Design Infrastructure Management Division)
「弊社はケイデンスと緊密に協力し、最先端プロセスで使用することが認定された高品質の設計ツールを提供することで、顧客の技術革新を加速させています。長年の協力関係を通じて、最先端のSoC設計により大きな価値を提供することができ、最新の技術革新がもたらす電力と性能の大幅な向上の恩恵を受けています。」
ケイデンス・コメント
Chin-Chi Teng (SVP and GM, R&D)
「弊社は TSMC社 と連携し、EDA、パッケージング、IP にわたる広範なイノベーションを提供することで、システム設計と半導体設計を加速し、顧客が市場投入までの時間を短縮するための積極的な目標を達成できるようにした優れた実績があります。これらの新しい認定された設計フローと標準化されたソリューションにより、顧客は自信を持ってTSMC社の先端ノード向けの設計を行うことができ、設計効率の向上と技術的進歩の先駆けとなります。」
ケイデンスについて
ケイデンスは30年以上にわたり蓄積してきた演算処理ソフトウェア(computational software)の専門知識を基盤とする電子システム設計業界のリーダーです。Intelligent System Design戦略のもと、設計コンセプトを実現するためのソフトウェア、ハードウェア、IPを提供しています。ケイデンスのお客様は、世界で最も革新的な企業であり、ハイパースケールコンピューティング、5G通信、自動車、モバイル、航空宇宙、コンシューマー、産業向け、ヘルスケアなど成長市場において開発される様々なアプリケーションに向けて、チップからボード、システムに至るまで、卓越した電子製品を提供しています。フォーチュン誌は10年連続で、ケイデンス社を「働きがいのある会社ベスト100」に選出しています。ケイデンスに関する詳細についてはcadence.comをご参照ください。
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E-mail: japan_pr@cadence.com