ケイデンス、TSMCのN3Eプロセステクノロジー上で 16G UCIe Advanced Package IPのテープアウトを完了
25 Apr 2023
ヘテロジニアスインテグレーションを可能にする高性能2.5Dパッケージソリューション
ケイデンス・デザイン・システムズ社(本社 米国カリフォルニア州サンノゼ市、以下ケイデンス)は、4月24日(米国時間)、TSMCの3nm (N3E) プロセステクノロジー上で、Cadence® 16G UCIe™ 2.5D Advanced Package IPのテープアウトを完了したことを発表しました。本IPはTSMCの 3DFabric™ CoWoS-Sシリコンインターポーザー技術で実装され、超高帯域密度、効率的な低消費電力性能、低レイテンシーなど優れた機能を提供し、高度な演算処理能力を要するアプリケーションに最適です。人工知能/マシンラーニング(AI/ML)、モバイル、車載、ストレージおよびネットワーキングなどのアプリケーションが、モノリシック統合からシステムインパッケージ (SiP) チップレットに移行する必要性を後押ししており、チップレットのダイ間 (die-to-die) 通信がますます重要になっています。Cadence UCIe IPは、チップレットのダイ間通信の公開標準規格をサポートします。
ケイデンスは現在Tier-1の顧客層と協業しており、N3Eテストチップのテープアウトに向けて開発されたUCIeアドバンスドパッケージIP製品の成果物が出荷され、利用可能になっています。事前に検証済の本ソリューションを迅速に統合することでお客様の時間と労力を節約することが可能です。
ケイデンスのUCIe PHYおよびControllerのヘテロジニアスインテグレーションにより、ダイの再利用とともにチップレットソリューションの活用が容易になります。本ソリューションには、Cadence Verification IP (VIP) およびTLMモデルとともに、以下が含まれます:
- UCIe Advanced Package PHY: 5Tbps/mm超のダイエッジ帯域幅密度を可能にするバンプピッチに対応して設計されており、電力効率を大幅に向上すると同時に優れたスループット性能を実現するためのオプションを提供。シリコンインターポーザー、シリコンブリッジ、RDL、ファンアウトパッケージなど、さまざまなタイプの2.5Dアドバンスドパッケージにおいて柔軟な統合が可能。
- UCIe Standard-Package PHY: 高帯域および電力効率を維持しながらコストを削減できるオプション。ケイデンスの回路設計により標準バンプピッチ範囲の下限での設計が可能となり、ロングリーチを実現しながら最大Band Width/mmを実現
- UCIe Controller: 様々なテクノロジーノードに向けて合成可能なソフトIP。あらゆるターゲットアプリケーションに対して豊富なオプションを提供。ストリーミング、PCI Express® (PCIe®)、CXL protocolを実現
UCIe Consortiumコメント
Dr. Debendra Das Sharma (chairman)
「UCIeコンソーシアムは、標準パッケージングおよび先進パッケージングに使用されるチップレットを設計する企業を支援しています。UCIe 1.0仕様に基づくダイ間相互接続を実現する先進パッケージに向けたテストチップのテープアウトを完了し、新たなマイルストーンを達成したケイデンスに心からお祝いを申しあげます。設計IPと検証IPをサポートするメンバー企業の進歩は、エコシステムにとって重要な構成要素です。これにより、UCIeのワーキンググループへも参加していただくことで、業界は、相互運用性、互換性、革新性を促進するオープンな業界標準に基づいて開発される新しいチップレットベースのデザインを市場に投入し続けることができるでしょう。」
ケイデンス・コメント
Sanjive Agarwala(corporate vice president and general manager, IP Group)
「ケイデンスはチップレットシステムソリューションの業界リーダーであり、様々な先端ノードやパッケージングアーキテクチャーを用いて開発されるマルチチップレットアプリケーションに対して優れた性能および電力効率を提供し、限界に挑み続けています。我々は様々な業界に跨り相互接続規格を調整することに大きな価値を見いだしており、UCIe IPがブリッジとなり、最大レチクル限界に達するあるいは超えるような大規模SoCの開発に向けてオープンなチップレットソリューションを実現しています。今回TSMCのN3Eプロセス上で開発されたUCIe Advanced Packageのテープアウトは、お客様にオープンなチップレット相互接続規格を提供するための重要な節目であり、これからも取り組んでいきます。」
ケイデンスの16G UCIe™ 2.5D advanced package IPは、ケイデンスのIntelligent System Design™戦略を支えるものであり、卓越した完成度の高いSoC設計を可能にします。詳細については、 http://www.cadence.com/go/ucie16g をご参照ください。
ケイデンスについて
ケイデンスは30年以上にわたり蓄積してきた演算処理ソフトウェア(computational software)の専門知識を基盤とする電子システム設計業界のリーダーです。Intelligent System Design戦略のもと、設計コンセプトを実現するためのソフトウェア、ハードウェア、IPを提供しています。ケイデンスのお客様は、世界で最も革新的な企業であり、ハイパースケールコンピューティング、5G通信、自動車、モバイル、航空宇宙、コンシューマー、産業向け、ヘルスケアなど成長市場において開発される様々なアプリケーションに向けて、チップからボード、システムに至るまで、卓越した電子製品を提供しています。フォーチュン誌は9年連続で、ケイデンス社を「働きがいのある会社ベスト100」に選出しています。ケイデンスに関する詳細についてはcadence.comをご参照ください。
© 2023 Cadence Design Systems, Inc. All rights reserved worldwide. Cadence, the Cadence logo and the other Cadence marks found at www.cadence.com/go/trademarks are trademarks or registered trademarks of Cadence Design Systems, Inc. UCIe Consortium, Universal Chiplet Interconnect Express, and UCIe are trademarks of the UCIe Consortium. PCI Express and PCIe are registered trademarks or trademarks of PCI-SIG. SystemC is a trademark of Accellera Systems Initiative Inc. All other trademarks are the property of their respective owners .
Category: Featured
お問合せ先