ケイデンスが次世代224G-LR SerDes IPを含むTSMC N3Eプロセス向けIPポートフォリオの拡張によりハイパースケールコンピューティング向けSoC設計を強化
21 Sep 2023
要旨:
- 実績のあるインターフェイスIPアーキテクチャーによりTSMC N3Eプロセスのパフォーマンスおよび電力効率を大きく向上
- TSMC N3Eプロセス上で224G-LR SerDes PHY IPの初版シリコン動作を達成
- TSMC N3Eプロセス上で112G-ELR SerDesシリコンの最適なPPAを実現
- TSMC N3Eプロセス上で、PCIe 6.0および5.0、64G-LR Multi-Protocol PHY、LPDDR5x/5、GDDR7/6、UCIeを含む複数のIPテストチップのテープアウトを完了
ケイデンス・デザイン・システムズ社(本社 米国カリフォルニア州サンノゼ市、以下ケイデンス)は、9月20日(米国時間)、TSMCの3nm (N3E) プロセス向けの設計IPポートフォリオを、最新製品Cadence® 224G Long-Reach (224G-LR) SerDes PHY IPにより拡張し、初版シリコン動作を達成したことを発表しました。先進的なTSMC N3Eプロセスに向けては、他の設計IPもテープアウトおよびシリコン動作確認を完了しており、お客様の最先端デザインに対して高速インターフェイスおよびメモリーIPの広範なポートフォリオを提供します。TSMC N3Eプロセス向けに開発されたケイデンスの設計IPポートフォリオは、業界をリードするPPA (Power, Performance, Area) を提供し、ネットワーキング、ハイパースケールコンピューティング、人工知能およびマシンラーニング (AI/ML)、チップレット、車載、ストレージアプリケーションなどに向けた最先端デザインを対象とします。
生成AIおよびLLM (大規模言語モデル) への対応に向けてさらに高帯域で低レイテンシーが要求されるアプリケーションが多くなり、効率的でロバストな高速データ転送を可能にする革新的なIPソリューションに対する要求が急増しています。TSMC N3Eプロセス向け224G-LR SerDes PHY IPおよびケイデンスの他の先進インターフェイスIPがこの急速に高まる需要に対応し、イノベーションおよび高速通信の新時代をリードします。224G-LR SerDes PHY IPは革新的なアーキテクチャーをベースに開発され、最適な速度、チャネルリーチ、電力効率の組み合わせを提供します。主要な機能は以下の通りです:
- 全二重の1-225Gbpsデータ転送速度、優れたLRパフォーマンスに対応
- 最適な電力効率により様々なチャネルリーチ (LR, MR, VSR) で設定可能
- 様々な機能を内蔵し、信頼性とシステムのロバスト性を向上
ケイデンスの設計IPポートフォリオには、最新製品224G-LR PHY IPに加え、112G LR SerDes PHY IP、PCI Express® (PCIe®) 6.0/5.0/4.0/3.0/2.0、64G/32G Multi-Protocol SerDes、Universal Chiplet Interconnect Express™ (UCIe™)、LPDDR5x/5/4x/4、DDR5/4/3、GDDR7/6 IPなどが含まれます。ケイデンスの224G/112G LR SerDesおよびDDR5 IPは、初版シリコン動作に成功しました。また、PCIe、64G/32G Multi-Protocol SerDes、LPDDR5x/5、GDDR7/6、UCIe IPは、2023年初めにテープアウトを完了しています。
TSMC社コメント
Dan Kochpatcharin氏(head of the Design Infrastructure Management Division)
「TSMCの最先端N3Eプロセスに向けたケイデンスの革新的な設計IPソリューションは、N3Eプロセスの最先端機能の利点を利用し、新たなレベルのパフォーマンスおよび電力効率向上への扉を開く力をお客様に対して与えてくれます。今回TSMCの3nmテクノロジーに向けた画期的なIPデザインに関してケイデンスと協業したことで、ハイパースケール、AI/ML、5G/6GインフラストラクチャーSoCデザインの改革に向けた可能性を感じています。」
ケイデンス・コメント
Rishi Chugh(vice president、product marketing for the IP Group)
「TSMCの最先端N3Eプロセス上で既に実績のあるケイデンスのインターフェイスIPアーキテクチャーはパフォーマンスおよび電力効率において大幅な向上を実現しており、両社のお客様がN3Eプロセスの利点を活用し、製品をより早く市場に投入することを可能にします。SerDesの速度は、生成AIおよびその他高速ネットワーキングインフラストラクチャーの開発に必要な高いデータ帯域幅の要求に対応できるよう、次世代ノードに迅速に対応する必要があります。ケイデンスの224G-LRシリコンの実現は、次世代ハイパースケールデザインのアップグレードに向けて確かな道筋をお客様に提供します。ケイデンスのTSMCとの緊密な協業により高品質な設計IPの提供を実現し、初版シリコン動作および迅速な市場投入を実現することを可能にします。」
TSMC N3Eプロセスのケイデンスの総合IPポートフォリオは、卓越した完成度の高い先端ノードSoCデザインを可能にすることにより、ケイデンスのIntelligent System Design™戦略を支えています。ケイデンスの次世代224G SerDes PHY IPおよび総合Cadence N3E Design IPポートフォリオの詳細については、 http://www.cadence.com/go/N3EDIPPR をご参照ください。
ケイデンスについて
ケイデンスは30年以上にわたり蓄積してきた演算処理ソフトウェア(computational software)の専門知識を基盤とする電子システム設計業界のリーダーです。Intelligent System Design戦略のもと、設計コンセプトを実現するためのソフトウェア、ハードウェア、IPを提供しています。ケイデンスのお客様は、世界で最も革新的な企業であり、ハイパースケールコンピューティング、5G通信、自動車、モバイル、航空宇宙、コンシューマー、産業向け、ヘルスケアなど成長市場において開発される様々なアプリケーションに向けて、チップからボード、システムに至るまで、卓越した電子製品を提供しています。フォーチュン誌は9年連続で、ケイデンス社を「働きがいのある会社ベスト100」に選出しています。ケイデンスに関する詳細についてはcadence.comをご参照ください。
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