Cadence IC Packaging Reference Flow、 TSMCの先進パッケージングソリューションで認証を取得
設計、解析、検証を行う効率的なリファレンスフローにより、ハイパースケール、ネットワーキングアプリケーション向け先進パッケージの開発において生産性を向上
Yokohama, 26 Aug 2020
ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、8月25日(米国現地時間) 、ケイデンスの設計ツールが、InFO-R (Integrated Fan-Out with RDL Interconnect)、CoWoS®-S(Chip-on-Wafer-on-Substrate with Silicon Interposer) などTSMCの最新InFO、CoWoS ®先進パッケージングソリューションのリファレンスフロー向けに認証を取得したことを発表しました。ケイデンスとTSMCの継続的な協業を通じて開発された設計、解析、検証を行う効率的なリファレンスフローにより、ハイパースケール、ネットワーキングアプリケーションの開発で生産性を向上させることができます。
TSMC InFO、CoWoS先進パッケージング技術に対応するケイデンスの先進Multi-Chipパッケージングソリューションの詳細については、www.cadence.com/go/packagingcsをご参照ください。
現在の革新的な開発においては、システムレベルのPPA (Power, Performance, Area) に重点が置かれており、パフォーマンスが高く消費電力が最小限であり機能的にも高密度なデバイスを開発する必要があります。ケイデンスとTSMCは、このような先進パッケージの開発でさらに自動化を行うために、独自の先進パッケージング技術を個別にプラニング、設計、解析、検証するフローを開発しました。これにより、デザインのPPA目標を達成する明確なパスを提供します。
この最新リファレンスフローは、Cadence Allegro® パッケージレイアウト技術によって、問題の発生を事前に予防、修正をおこなう設計自動化を提供し、さらに効率的なDRCサインオフ/テープアウトメソドロジーを提供します。さらに、新しいインデザインDRC検証とともにAllegro Package Designer Plusの新規スタンダードInFO techfileやデザインマクロへの対応によって、InFO-Rパッケージのレイアウト自動化をさらに強化することが可能です。また、Silicon Layout Optionによって可能となる先進のde-gassing(ガス抜き)によりパフォーマンス向上を実現できます。最終的に、Cadence Clarity™ 3D Solverが、CoWoS-Sデザイン向けの新規Sパラメーターモデルの作成を含め、3D-EM抽出で認証を取得しました。
TSMC社コメント
Suk Lee氏 (Senior Director of the Design Infrastructure Management Division):
「ケイデンスのツールとTSMCの先進的なパッケージング技術を組み合わせたコラボレーションの結果、お客様はより高性能で最小限の消費電力で設計の課題を解決できるようになりました。TSMCとケイデンスが引き続き緊密に協業することにより、お客様は革新的技術をこれまで以上に迅速に市場投入できるようになることを期待しています。」
ケイデンス・コメント
Tom Beckley (Senior vice president and general manager, Custom IC & PCB Group):
「ケイデンスは、1990年代前半から、お客様が卓越した先進マルチチップパッケージングデザインを実現できるようツールを開発しています。先進パッケージング技術および技法についてTSMCと継続的に協業することにより、TSMCの最先端パッケージングソリューションを使用されるお客様は、さらに高いレベルの自動化やデザインの精度を手に入れることができます。また、ケイデンスおよびTSMCの最新のパッケージング技術を利用して、現在の新たなアプリケーションの設計を即座に開始することが可能です。」
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