ケイデンス、TSMC N7/N6/N5プロセス向けUltraLink D2D PHY IPを発表
有機基板のパッケージングに対応するNRZベースのDie-to-Die コネクティビティIPによりコスト効率の良いマルチチップアプリケーションに対応
Yokohama, 25 Aug 2020
ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、8月24日(米国現地時間) 、シリコン実績のあるCadence® UltraLink™ D2D PHY IPがTSMC N7プロセスで利用可能になったことを発表しました。TSMC N7プロセスのテストシリコンでフルシリコンキャラクタライゼーションを完了しています。これは超高速な先端 IPの開発における重要なマイルストーンです。すべてのプロセスコーナー、ビットエラーレート (BER)、挿入損失、最高通信速度で設計マージンやパフォーマンスを保証するためには、詳細なシリコンバリデーションが必要であるためです。N6プロセスにおいてもキャラクタライセーション済のシリコンデータを提供することが可能で、ケイデンスは、TSMCのN7およびN6プロセスでUltraLink D2D PHY IPをお客様に導入いただく準備が完了しています。またTSMCのN5プロセスにおいても、ケイデンスはUltraLink D2D IPのテープアウトを完了し、また今年後半のテストシリコンに先立って、すでにアーリーアダプターカスタマーと導入を進めています
AIアクセラレーションおよび高速ネットワーク/インターコネクト向けCPU、GPU、FPGA、ヘテロジニアスシステムオンチップ (SoC) などアクセラレーテッドコンピューティングプラットフォームシステムの発展とともに、チップ統合の難易度が過去かつてないほど高まっており、最先端形状のさらに複雑なデザイン、大きいダイサイズ、即座な適用が必要になります。先端シリコンや増加の一途をたどっているモノリシックダイサイズの経済的効率を最適化するために、先端パッケージを使用するマルチダイデザインが一般的に活用されるようになったように、Die-to-Dieコネクティビティがますます重要になっています。
TSMC社コメント
Suk Lee氏 (Senior director of the Design Infrastructure Management Division):
「最近のケイデンスとの協業によって、ケイデンスのD2D PHY IPがTSMCの複数プロセスノードで利用可能となったことを喜ばしく思います。ケイデンスの最先端SerDes IPとTSMCの先端プロセステクノロジーを組み合わせ、両社が共に取り組むことにより、お客様のもとで新たなクラウドコンピューティング、AI、5G、ハイパースケールデータセンターアプリケーションのシリコンイノベーションが爆発的に加速するように支援します。」
ケイデンス・コメント
Rishi Chugh (Vice president of product marketing, IP Group):
「クラウドコンピューティングアプリケーションに向けたお客様の先端SoCデザインの開発を支援するために、TSMCの先端プロセステクノロジーにおいてケイデンスのUltraLink D2D PHY IPを利用できるようにしました。まずはN7とN6、そして今年中にN5が利用可能になります。我々は、急速に変化するお客様の要求に対応するため、引き続きPAM4およびNRZ SerDes IPの開発に注力していきます。UltraLink D2D PHY IPは、ヘテロジニアスデザインおよびパッケージングソリューションの普及を可能にすると同時に、高帯域、低レイテンシー、低消費電力を実現するために必要不可欠なテクノロジーです。」TSMC社コメントSuk Lee氏 (Senior director of the Design Infrastructure Management Division):「最近のケイデンスとの協業によって、Cadence®のD2D PHY IPがTSMCの複数プロセスノードで利用可能となったことを喜ばしく思います。ケイデンスの最先端SerDes IPとTSMCの先端プロセステクノロジーを組み合わせ、両社が共に取り組むことにより、お客様のもとで新たなクラウドコンピューティング、AI、5G、ハイパースケールデータセンターアプリケーションのシリコンイノベーションが爆発的に加速するように支援します。」
UltraLink D2D PHY IPは、NRZシリアルインターフェイスで最大40Gbpsのワイヤースピードを実現し、最大1Tbps/mmの単方向帯域幅を提供します。既存の低速Die-to-Dieソリューションでは、同帯域幅の実現にシリコンインターポーザーが必要ですが、UltraLink D2D PHY IPは有機基板上のマルチチップモジュールに対応することにより、高いコスト優位性を実現します。このIPは、ケイデンスのIntelligent System Design™戦略を支える広範なHPC (high-performance computing) 向けIPポートフォリオを拡張し、完成度の高いSoCデザインを開発することを可能にします。UltraLink D2D PHY IPは、幅広くお客様にご利用いただいています。詳細については、www.cadence.com/go/d2dtsmcをご参照ください。
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