Cadence CMP Process Optimizerにより 東芝メモリ株式会社が先端3Dフラッシュメモリデバイスの提供を加速
対シリコン相関性が極めて高いCMP解析を実現
Yokohama, 26 Feb 2019
ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、2月25日(米国現地時間) 、東芝メモリ株式会社が、プロセス層全体を通して複数層の膜厚やトポグラフィーばらつきの高精度シミュレーションを行うモデルキャリブレーションおよび予測ツールであるCadence® CMP Process Optimizer を使用し、同社の3Dフラッシュメモリデバイスの提供を加速したことを発表しました。東芝メモリ株式会社は、ケイデンスのソリューションを使用することで、95.7%のシリコン精度を達成しました。
東芝メモリ株式会社はさまざまなツールの評価を行い、アレイベースのメモリデザインの多様なレイアウトトポロジーに対処する比類のない機能をサポートするCadence CMP Process Optimizerを採用しました。Cadence CMP Process Optimizerは、従来のルールベース手法とは異なり、モデルベース手法を採用しており、chemical mechanical polishing (CMP:化学機械研磨) による広域に渡り累積される複雑な影響、およびCMP歩留まりに影響を与えるホットスポットをより正確に予測することができます。東芝メモリ株式会社は、Cadence CMP Process Optimizerを使用し、さらにデザインの積層全体、つまりトランジスター層から配線層を含む全層シミュレーションを実行し、精度を向上することができました。また、東芝メモリ株式会社は、Cadence CMP Process Optimizerの革新的な機能により高精度CMPモデルを作成しました。Cadence CMP Process Optimizerの詳細な情報は、http://www.cadence.com/go/ccpoをご覧ください。
東芝メモリ株式会社コメント
吉川 進氏 (メモリ技師長):
「先端プロセステクノロジーにおける設計プロセスは大変複雑になっており、その結果、CMPの影響が我々の開発、特に先端3Dフラッシュメモリソリューションの開発にとってますます重要になっています。我々は特に高精度なモデリングおよび解析を可能にするCadence CMP Process Optimizerの革新的な機能に満足しています。これにより、製品の歩留りが向上し、フラッシュデバイスの実現を加速できることを期待しています。」
Cadence CMP Process Optimizerは、feature-scale topography prediction、advanced reverse etch-backなど高精度なモデル生成に有効な機能を提供し、ケイデンスのデジタルおよびサインオフ製品ポートフォリオの一環として提供されています。論理合成からインプリメンテーションおよびサインオフまで、ケイデンスの統合デジタルフルフローおよびサインオフツールは、デザインクロージャーへの最速パスおよび予測性を提供します。デジタル設計およびサインオフフルフローは、ケイデンスのSystem Design Enablement戦略を支えるものであり、システム企業および半導体企業は、他社を差別化できる完成度の高い最終製品をさらに効率よく開発することが可能になります。
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