Faraday、ケイデンスのOrbitIO Interconnect DesignerとSiP Layoutを使用し、パッケージ設計期間を60%短縮
横浜, 07 May 2016
OrbitIO Interconnect Designerの機能により、ICパッケージ、SiP、システム全体にわたり、マルチサブストレートに最適化された階層設計をSoCおよびASIC向けに実現
ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、5月4日(米国現地時間) 、最先端のファブレスASIC/SoCおよびIPプロバイダーであるFaraday Technology Corporationが、ケイデンスのOrbitIO™ Interconnect Designer(以下OrbitIO)およびSiP Layoutを使用し、パッケージ設計時間を従来の手法と比較して、60%短縮したことを発表しました。
OrbitIOおよびSiP Layoutにより、IC/package/PCBにおける、配線設計の自動化と最適化が可能になります。また、この機能により、Excelシートを使用する従来の手法と比較し、配線性や、シグナルインテグリティ、パワーインテグリティのパフォーマンス向上を含む配線経路の最適化が可能です。このマルチサブストレート・配線経路設計では、設計プロセスの初期段階で、様々なトレードオフを検討し決定する事によって、複雑なサブストレート構造の最適化とコストの最小化を図り、設計全体の最適化を促進します。さらに、このプロセスを実装することにより、従来多くのイタレーションによって数日から数週間を費やしていたExcelシートベースのバンプ/ボールのマップ・プラニングを、OrbitIOの統合マルチファブリック環境を使用してイタレーションを最小化し、数時間に短縮することを可能にしました。
Faraday社コメント:
Jim Wang氏 (senior associate vice president of Faraday):
「我々のパフォーマンス目標を達成するために、ダイ・バンプのプラニングおよび最適化する作業は、SoCおよびASIC設計プロセスの非常に重要な部分です。OrbitIOを使用することにより、効率的に目標を達成し、設計に要する時間を最大で60%短縮すると同時に、お客様の期待するQoR(quality of results)を実現することができました。」
ケイデンス・コメント:
Saugat Sen(vice president of R&D, PCB and IC Packaging Group)
「私たちはお客様のニーズを最優先にOrbitIO Interconnect Designerを改良してきました。その結果として、Faraday様がドメイン間をまたがる配線経路の最適化を行う自動化メソドロジを構築することに貢献できました。そして最終的に、設計サイクルを短縮し、製品開発コストの削減につながる簡素化された設計フローを整備することができました。」
ケイデンスのOrbitIO Interconnect DesignerおよびSiP Layoutの詳細な情報は、
www.cadence.com/news/Faradayをご覧ください。
CadenceおよびCadenceロゴはCadence Design Systems, Inc.の登録商標です。
その他記載されている製品名および会社名は各社の商標または登録商標です。
ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、5月4日(米国現地時間) 、最先端のファブレスASIC/SoCおよびIPプロバイダーであるFaraday Technology Corporationが、ケイデンスのOrbitIO™ Interconnect Designer(以下OrbitIO)およびSiP Layoutを使用し、パッケージ設計時間を従来の手法と比較して、60%短縮したことを発表しました。
OrbitIOおよびSiP Layoutにより、IC/package/PCBにおける、配線設計の自動化と最適化が可能になります。また、この機能により、Excelシートを使用する従来の手法と比較し、配線性や、シグナルインテグリティ、パワーインテグリティのパフォーマンス向上を含む配線経路の最適化が可能です。このマルチサブストレート・配線経路設計では、設計プロセスの初期段階で、様々なトレードオフを検討し決定する事によって、複雑なサブストレート構造の最適化とコストの最小化を図り、設計全体の最適化を促進します。さらに、このプロセスを実装することにより、従来多くのイタレーションによって数日から数週間を費やしていたExcelシートベースのバンプ/ボールのマップ・プラニングを、OrbitIOの統合マルチファブリック環境を使用してイタレーションを最小化し、数時間に短縮することを可能にしました。
Faraday社コメント:
Jim Wang氏 (senior associate vice president of Faraday):
「我々のパフォーマンス目標を達成するために、ダイ・バンプのプラニングおよび最適化する作業は、SoCおよびASIC設計プロセスの非常に重要な部分です。OrbitIOを使用することにより、効率的に目標を達成し、設計に要する時間を最大で60%短縮すると同時に、お客様の期待するQoR(quality of results)を実現することができました。」
ケイデンス・コメント:
Saugat Sen(vice president of R&D, PCB and IC Packaging Group)
「私たちはお客様のニーズを最優先にOrbitIO Interconnect Designerを改良してきました。その結果として、Faraday様がドメイン間をまたがる配線経路の最適化を行う自動化メソドロジを構築することに貢献できました。そして最終的に、設計サイクルを短縮し、製品開発コストの削減につながる簡素化された設計フローを整備することができました。」
ケイデンスのOrbitIO Interconnect DesignerおよびSiP Layoutの詳細な情報は、
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その他記載されている製品名および会社名は各社の商標または登録商標です。
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