本文分享了基于Cadence EDA tool的GDDR6设计仿真流程。主要内容包括Data信号(DQ,DBI,EDC)之间的串扰优化,Control信号(CA,CABI)clamshell 拓扑结构的信号质量优化。仿真流程主要包括频域参数提取和时域眼图仿真两部分。本文用clarity3D Layout进行芯片封装和PCB的高速信号的S参数提取,然后通过级联封装,PCB和颗粒的S参数得到全链路的S参数。由于级联方法的回流路径与实际情况存在偏差以及会重复计算solder ball带来的影响,因此本文还采用了封装和PCB 融合一起提取S参数的方法,并和级联方法做了对比。 时域眼图采用Topxp仿真得到,channel simulator 能够考虑到单端信号的上升沿与下降沿不对称的情况,软件支持多核并行计算,能够快速得到两个channel的眼图。