随着芯片设计工艺节点的不断推进,芯片尺寸随之减小,其设计周期不断增加,并且在顶层设计中模块间的接口时序收敛难度也相应提高,因此高效且优质的接口时序优化策略成为了芯片设计的迫切需求。本文采用基于逻辑简化技术的ILM(Interface Logic Model)流程以及基于分布式ECO(Engineering Change Order)的Certus流程,在PR(Placement and Route)阶段优化顶层的接口时序。测试结果表明,对于ILM流程,它能够减少数据读入设计的时间,并且能将时序违例修复到可控范围内,且优化后呈现的结果具有可参考性;对于Certus流程,其不仅能有效缩短接口时序的优化时间,对时序违例也能进行较大程度的修复。